diff --git a/dts/nxp/kinetis/K32L2A31VLH1A-pinctrl.h b/dts/nxp/kinetis/K32L2A31VLH1A-pinctrl.h new file mode 100644 index 000000000..0b239504a --- /dev/null +++ b/dts/nxp/kinetis/K32L2A31VLH1A-pinctrl.h @@ -0,0 +1,303 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for K32L2A31VLH1A/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_K32L2A31VLH1A_ +#define _ZEPHYR_DTS_BINDING_K32L2A31VLH1A_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define TSI0_CH1_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define LPUART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define TPM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define LPI2C0_SDAS_PTA0 KINETIS_MUX('A',0,5) /* PTA_0 */ +#define SWD_CLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define TSI0_CH2_PTA1 KINETIS_MUX('A',1,0) /* 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000000000..0303d9edf --- /dev/null +++ b/dts/nxp/kinetis/K32L2A31VLL1A-pinctrl.h @@ -0,0 +1,424 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for K32L2A31VLL1A/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_K32L2A31VLL1A_ +#define _ZEPHYR_DTS_BINDING_K32L2A31VLL1A_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define TSI0_CH1_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define LPUART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define TPM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define LPI2C0_SDAS_PTA0 KINETIS_MUX('A',0,5) /* PTA_0 */ +#define SWD_CLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define TSI0_CH2_PTA1 KINETIS_MUX('A',1,0) /* PTA_1 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define LPUART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ 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*/ +#define PTB16 KINETIS_MUX('B',16,1) /* PTB_16 */ +#define LPSPI1_SOUT_PTB16 KINETIS_MUX('B',16,2) /* PTB_16 */ +#define LPUART0_RX_PTB16 KINETIS_MUX('B',16,3) /* PTB_16 */ +#define TPM0_CLKIN_PTB16 KINETIS_MUX('B',16,4) /* PTB_16 */ +#define LPSPI2_PCS3_PTB16 KINETIS_MUX('B',16,5) /* PTB_16 */ +#define FXIO0_D16_PTB16 KINETIS_MUX('B',16,6) /* PTB_16 */ +#define TSI0_CH10_PTB17 KINETIS_MUX('B',17,0) /* PTB_17 */ +#define PTB17 KINETIS_MUX('B',17,1) /* PTB_17 */ +#define LPSPI1_SIN_PTB17 KINETIS_MUX('B',17,2) /* PTB_17 */ +#define LPUART0_TX_PTB17 KINETIS_MUX('B',17,3) /* PTB_17 */ +#define TPM1_CLKIN_PTB17 KINETIS_MUX('B',17,4) /* PTB_17 */ +#define LPSPI2_PCS2_PTB17 KINETIS_MUX('B',17,5) /* PTB_17 */ +#define FXIO0_D17_PTB17 KINETIS_MUX('B',17,6) /* PTB_17 */ +#define TSI0_CH11_PTB18 KINETIS_MUX('B',18,0) /* PTB_18 */ +#define PTB18 KINETIS_MUX('B',18,1) /* PTB_18 */ +#define TPM2_CH0_PTB18 KINETIS_MUX('B',18,3) /* PTB_18 */ +#define LPI2C1_HREQ_PTB18 KINETIS_MUX('B',18,5) /* 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+#define TPM1_CH1_PTB1 KINETIS_MUX('B',1,3) /* PTB_1 */ +#define ADC0_SE15_PTC1 KINETIS_MUX('C',1,0) /* PTC_1 */ +#define PTC1 KINETIS_MUX('C',1,1) /* PTC_1 */ +#define LLWU_P6_PTC1 KINETIS_MUX('C',1,1) /* PTC_1 */ +#define RTC_CLKIN_PTC1 KINETIS_MUX('C',1,1) /* PTC_1 */ +#define I2C1_SCL_PTC1 KINETIS_MUX('C',1,2) /* PTC_1 */ +#define TPM0_CH0_PTC1 KINETIS_MUX('C',1,4) /* PTC_1 */ +#define ADC0_SE11_PTC2 KINETIS_MUX('C',2,0) /* PTC_2 */ +#define PTC2 KINETIS_MUX('C',2,1) /* PTC_2 */ +#define I2C1_SDA_PTC2 KINETIS_MUX('C',2,2) /* PTC_2 */ +#define TPM0_CH1_PTC2 KINETIS_MUX('C',2,4) /* PTC_2 */ +#define PTC3 KINETIS_MUX('C',3,1) /* PTC_3 */ +#define LLWU_P7_PTC3 KINETIS_MUX('C',3,1) /* PTC_3 */ +#define SPI1_SCK_PTC3 KINETIS_MUX('C',3,2) /* PTC_3 */ +#define LPUART1_RX_PTC3 KINETIS_MUX('C',3,3) /* PTC_3 */ +#define TPM0_CH2_PTC3 KINETIS_MUX('C',3,4) /* PTC_3 */ +#define CLKOUT_PTC3 KINETIS_MUX('C',3,5) /* PTC_3 */ +#define LLWU_P8_PTC4 KINETIS_MUX('C',4,1) /* PTC_4 */ +#define PTC4 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PTB_17 */ +#define PTB17 KINETIS_MUX('B',17,1) /* PTB_17 */ +#define SPI1_MISO_PTB17 KINETIS_MUX('B',17,2) /* PTB_17 */ +#define LPUART0_TX_PTB17 KINETIS_MUX('B',17,3) /* PTB_17 */ +#define TPM_CLKIN1_PTB17 KINETIS_MUX('B',17,4) /* PTB_17 */ +#define SPI1_MOSI_PTB17 KINETIS_MUX('B',17,5) /* PTB_17 */ +#define LCD_P13_Fault_PTB17 KINETIS_MUX('B',17,7) /* PTB_17 */ +#define LCD_P14_PTB18 KINETIS_MUX('B',18,0) /* PTB_18 */ +#define PTB18 KINETIS_MUX('B',18,1) /* PTB_18 */ +#define TPM2_CH0_PTB18 KINETIS_MUX('B',18,3) /* PTB_18 */ +#define LCD_P14_Fault_PTB18 KINETIS_MUX('B',18,7) /* PTB_18 */ +#define LCD_P15_PTB19 KINETIS_MUX('B',19,0) /* PTB_19 */ +#define PTB19 KINETIS_MUX('B',19,1) /* PTB_19 */ +#define TPM2_CH1_PTB19 KINETIS_MUX('B',19,3) /* PTB_19 */ +#define LCD_P15_Fault_PTB19 KINETIS_MUX('B',19,7) /* PTB_19 */ +#define ADC0_SE14_PTC0 KINETIS_MUX('C',0,0) /* PTC_0 */ +#define LCD_P20_PTC0 KINETIS_MUX('C',0,0) /* PTC_0 */ +#define PTC0 KINETIS_MUX('C',0,1) /* PTC_0 */ +#define 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+#define FXIO0_D4_PTD4 KINETIS_MUX('D',4,6) /* PTD_4 */ +#define ADC0_SE6b_PTD5 KINETIS_MUX('D',5,0) /* PTD_5 */ +#define PTD5 KINETIS_MUX('D',5,1) /* PTD_5 */ +#define SPI1_SCK_PTD5 KINETIS_MUX('D',5,2) /* PTD_5 */ +#define UART2_TX_PTD5 KINETIS_MUX('D',5,3) /* PTD_5 */ +#define TPM0_CH5_PTD5 KINETIS_MUX('D',5,4) /* PTD_5 */ +#define FXIO0_D5_PTD5 KINETIS_MUX('D',5,6) /* PTD_5 */ +#define ADC0_SE7b_PTD6 KINETIS_MUX('D',6,0) /* PTD_6 */ +#define LLWU_P15_PTD6 KINETIS_MUX('D',6,1) /* PTD_6 */ +#define PTD6 KINETIS_MUX('D',6,1) /* PTD_6 */ +#define SPI1_MOSI_PTD6 KINETIS_MUX('D',6,2) /* PTD_6 */ +#define LPUART0_RX_PTD6 KINETIS_MUX('D',6,3) /* PTD_6 */ +#define SPI1_MISO_PTD6 KINETIS_MUX('D',6,5) /* PTD_6 */ +#define FXIO0_D6_PTD6 KINETIS_MUX('D',6,6) /* PTD_6 */ +#define PTD7 KINETIS_MUX('D',7,1) /* PTD_7 */ +#define SPI1_MISO_PTD7 KINETIS_MUX('D',7,2) /* PTD_7 */ +#define LPUART0_TX_PTD7 KINETIS_MUX('D',7,3) /* PTD_7 */ +#define SPI1_MOSI_PTD7 KINETIS_MUX('D',7,5) /* PTD_7 */ +#define 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000000000..c2e14c51c --- /dev/null +++ b/dts/nxp/kinetis/K32L2B21VLH0A-pinctrl.h @@ -0,0 +1,299 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for K32L2B21VLH0A/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_K32L2B21VLH0A_ +#define _ZEPHYR_DTS_BINDING_K32L2B21VLH0A_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define TPM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define SWD_CLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define LPUART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define TPM2_CH0_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define PTA2 KINETIS_MUX('A',2,1) /* PTA_2 */ +#define LPUART0_TX_PTA2 KINETIS_MUX('A',2,2) /* PTA_2 */ +#define TPM2_CH1_PTA2 KINETIS_MUX('A',2,3) /* PTA_2 */ +#define PTA3 KINETIS_MUX('A',3,1) /* PTA_3 */ +#define I2C1_SCL_PTA3 KINETIS_MUX('A',3,2) /* PTA_3 */ +#define TPM0_CH0_PTA3 KINETIS_MUX('A',3,3) /* PTA_3 */ +#define SWD_DIO_PTA3 KINETIS_MUX('A',3,7) /* PTA_3 */ +#define PTA4 KINETIS_MUX('A',4,1) /* PTA_4 */ +#define I2C1_SDA_PTA4 KINETIS_MUX('A',4,2) /* PTA_4 */ +#define TPM0_CH1_PTA4 KINETIS_MUX('A',4,3) /* PTA_4 */ +#define NMI_b_PTA4 KINETIS_MUX('A',4,7) /* PTA_4 */ +#define PTA5 KINETIS_MUX('A',5,1) /* PTA_5 */ +#define USB_CLKIN_PTA5 KINETIS_MUX('A',5,2) /* PTA_5 */ +#define TPM0_CH2_PTA5 KINETIS_MUX('A',5,3) /* PTA_5 */ +#define PTA12 KINETIS_MUX('A',12,1) /* PTA_12 */ +#define TPM1_CH0_PTA12 KINETIS_MUX('A',12,3) /* PTA_12 */ +#define PTA13 KINETIS_MUX('A',13,1) /* PTA_13 */ +#define TPM1_CH1_PTA13 KINETIS_MUX('A',13,3) /* PTA_13 */ +#define EXTAL0_PTA18 KINETIS_MUX('A',18,0) /* PTA_18 */ +#define PTA18 KINETIS_MUX('A',18,1) /* PTA_18 */ +#define LPUART1_RX_PTA18 KINETIS_MUX('A',18,3) /* PTA_18 */ +#define TPM_CLKIN0_PTA18 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LPUART0_RX_PTB16 KINETIS_MUX('B',16,3) /* PTB_16 */ +#define TPM_CLKIN0_PTB16 KINETIS_MUX('B',16,4) /* PTB_16 */ +#define SPI1_MISO_PTB16 KINETIS_MUX('B',16,5) /* PTB_16 */ +#define LCD_P12_Fault_PTB16 KINETIS_MUX('B',16,7) /* PTB_16 */ +#define LCD_P13_PTB17 KINETIS_MUX('B',17,0) /* PTB_17 */ +#define PTB17 KINETIS_MUX('B',17,1) /* PTB_17 */ +#define SPI1_MISO_PTB17 KINETIS_MUX('B',17,2) /* PTB_17 */ +#define LPUART0_TX_PTB17 KINETIS_MUX('B',17,3) /* PTB_17 */ +#define TPM_CLKIN1_PTB17 KINETIS_MUX('B',17,4) /* PTB_17 */ +#define SPI1_MOSI_PTB17 KINETIS_MUX('B',17,5) /* PTB_17 */ +#define LCD_P13_Fault_PTB17 KINETIS_MUX('B',17,7) /* PTB_17 */ +#define LCD_P14_PTB18 KINETIS_MUX('B',18,0) /* PTB_18 */ +#define PTB18 KINETIS_MUX('B',18,1) /* PTB_18 */ +#define TPM2_CH0_PTB18 KINETIS_MUX('B',18,3) /* PTB_18 */ +#define LCD_P14_Fault_PTB18 KINETIS_MUX('B',18,7) /* PTB_18 */ +#define LCD_P15_PTB19 KINETIS_MUX('B',19,0) /* PTB_19 */ +#define PTB19 KINETIS_MUX('B',19,1) /* PTB_19 */ +#define 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*/ +#define ADC0_SE11_PTC2 KINETIS_MUX('C',2,0) /* PTC_2 */ +#define PTC2 KINETIS_MUX('C',2,1) /* PTC_2 */ +#define I2C1_SDA_PTC2 KINETIS_MUX('C',2,2) /* PTC_2 */ +#define TPM0_CH1_PTC2 KINETIS_MUX('C',2,4) /* PTC_2 */ +#define LCD_P22_Fault_PTC2 KINETIS_MUX('C',2,7) /* PTC_2 */ +#define LCD_P23_PTC3 KINETIS_MUX('C',3,0) /* PTC_3 */ +#define LLWU_P7_PTC3 KINETIS_MUX('C',3,1) /* PTC_3 */ +#define PTC3 KINETIS_MUX('C',3,1) /* PTC_3 */ +#define SPI1_SCK_PTC3 KINETIS_MUX('C',3,2) /* PTC_3 */ +#define LPUART1_RX_PTC3 KINETIS_MUX('C',3,3) /* PTC_3 */ +#define TPM0_CH2_PTC3 KINETIS_MUX('C',3,4) /* PTC_3 */ +#define CLKOUT_PTC3 KINETIS_MUX('C',3,5) /* PTC_3 */ +#define LCD_P23_Fault_PTC3 KINETIS_MUX('C',3,7) /* PTC_3 */ +#define LCD_P24_PTC4 KINETIS_MUX('C',4,0) /* PTC_4 */ +#define LLWU_P8_PTC4 KINETIS_MUX('C',4,1) /* PTC_4 */ +#define PTC4 KINETIS_MUX('C',4,1) /* PTC_4 */ +#define SPI0_SS_PTC4 KINETIS_MUX('C',4,2) /* PTC_4 */ +#define LPUART1_TX_PTC4 KINETIS_MUX('C',4,3) /* PTC_4 */ +#define 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+#define LCD_P27_PTC7 KINETIS_MUX('C',7,0) /* PTC_7 */ +#define PTC7 KINETIS_MUX('C',7,1) /* PTC_7 */ +#define SPI0_MISO_PTC7 KINETIS_MUX('C',7,2) /* PTC_7 */ +#define USB_SOF_OUT_PTC7 KINETIS_MUX('C',7,3) /* PTC_7 */ +#define SPI0_MOSI_PTC7 KINETIS_MUX('C',7,5) /* PTC_7 */ +#define LCD_P27_Fault_PTC7 KINETIS_MUX('C',7,7) /* PTC_7 */ +#define VLL2_PTC20 KINETIS_MUX('C',20,0) /* PTC_20 */ +#define LCD_P4_PTC20 KINETIS_MUX('C',20,0) /* PTC_20 */ +#define PTC20 KINETIS_MUX('C',20,1) /* PTC_20 */ +#define LCD_P4_Fault_PTC20 KINETIS_MUX('C',20,7) /* PTC_20 */ +#define VLL1_PTC21 KINETIS_MUX('C',21,0) /* PTC_21 */ +#define LCD_P5_PTC21 KINETIS_MUX('C',21,0) /* PTC_21 */ +#define PTC21 KINETIS_MUX('C',21,1) /* PTC_21 */ +#define LCD_P5_Fault_PTC21 KINETIS_MUX('C',21,7) /* PTC_21 */ +#define VCAP2_PTC22 KINETIS_MUX('C',22,0) /* PTC_22 */ +#define LCD_P6_PTC22 KINETIS_MUX('C',22,0) /* PTC_22 */ +#define PTC22 KINETIS_MUX('C',22,1) /* PTC_22 */ +#define LCD_P6_Fault_PTC22 KINETIS_MUX('C',22,7) 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*/ +#define TPM0_CH2_PTE29 KINETIS_MUX('E',29,3) /* PTE_29 */ +#define TPM_CLKIN0_PTE29 KINETIS_MUX('E',29,4) /* PTE_29 */ +#define ADC0_SE23_PTE30 KINETIS_MUX('E',30,0) /* PTE_30 */ +#define DAC0_OUT_PTE30 KINETIS_MUX('E',30,0) /* PTE_30 */ +#define CMP0_IN4_PTE30 KINETIS_MUX('E',30,0) /* PTE_30 */ +#define PTE30 KINETIS_MUX('E',30,1) /* PTE_30 */ +#define TPM0_CH3_PTE30 KINETIS_MUX('E',30,3) /* PTE_30 */ +#define TPM_CLKIN1_PTE30 KINETIS_MUX('E',30,4) /* PTE_30 */ +#define LPUART1_TX_PTE30 KINETIS_MUX('E',30,5) /* PTE_30 */ +#define LPTMR0_ALT1_PTE30 KINETIS_MUX('E',30,6) /* PTE_30 */ +#define PTE31 KINETIS_MUX('E',31,1) /* PTE_31 */ +#define TPM0_CH4_PTE31 KINETIS_MUX('E',31,3) /* PTE_31 */ +#endif diff --git a/dts/nxp/kinetis/K32L2B31VMP0A-pinctrl.h b/dts/nxp/kinetis/K32L2B31VMP0A-pinctrl.h new file mode 100644 index 000000000..0733c0701 --- /dev/null +++ b/dts/nxp/kinetis/K32L2B31VMP0A-pinctrl.h @@ -0,0 +1,299 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for K32L2B31VMP0A/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_K32L2B31VMP0A_ +#define _ZEPHYR_DTS_BINDING_K32L2B31VMP0A_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define TPM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define SWD_CLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define LPUART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define TPM2_CH0_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define PTA2 KINETIS_MUX('A',2,1) /* PTA_2 */ +#define LPUART0_TX_PTA2 KINETIS_MUX('A',2,2) /* PTA_2 */ +#define TPM2_CH1_PTA2 KINETIS_MUX('A',2,3) /* PTA_2 */ +#define PTA3 KINETIS_MUX('A',3,1) /* PTA_3 */ +#define I2C1_SCL_PTA3 KINETIS_MUX('A',3,2) /* PTA_3 */ +#define TPM0_CH0_PTA3 KINETIS_MUX('A',3,3) /* PTA_3 */ +#define SWD_DIO_PTA3 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LCD_P12_Fault_PTB16 KINETIS_MUX('B',16,7) /* PTB_16 */ +#define LCD_P13_PTB17 KINETIS_MUX('B',17,0) /* PTB_17 */ +#define PTB17 KINETIS_MUX('B',17,1) /* PTB_17 */ +#define SPI1_MISO_PTB17 KINETIS_MUX('B',17,2) /* PTB_17 */ +#define LPUART0_TX_PTB17 KINETIS_MUX('B',17,3) /* PTB_17 */ +#define TPM_CLKIN1_PTB17 KINETIS_MUX('B',17,4) /* PTB_17 */ +#define SPI1_MOSI_PTB17 KINETIS_MUX('B',17,5) /* PTB_17 */ +#define LCD_P13_Fault_PTB17 KINETIS_MUX('B',17,7) /* PTB_17 */ +#define LCD_P14_PTB18 KINETIS_MUX('B',18,0) /* PTB_18 */ +#define PTB18 KINETIS_MUX('B',18,1) /* PTB_18 */ +#define TPM2_CH0_PTB18 KINETIS_MUX('B',18,3) /* PTB_18 */ +#define LCD_P14_Fault_PTB18 KINETIS_MUX('B',18,7) /* PTB_18 */ +#define LCD_P15_PTB19 KINETIS_MUX('B',19,0) /* PTB_19 */ +#define PTB19 KINETIS_MUX('B',19,1) /* PTB_19 */ +#define TPM2_CH1_PTB19 KINETIS_MUX('B',19,3) /* PTB_19 */ +#define LCD_P15_Fault_PTB19 KINETIS_MUX('B',19,7) /* PTB_19 */ +#define LCD_P20_PTC0 KINETIS_MUX('C',0,0) /* PTC_0 */ +#define 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PTE17 KINETIS_MUX('E',17,1) /* PTE_17 */ +#define I2S0_RX_FS_PTE17 KINETIS_MUX('E',17,2) /* PTE_17 */ +#define TPM2_CH1_PTE17 KINETIS_MUX('E',17,6) /* PTE_17 */ +#define FXIO0_D7_PTE17 KINETIS_MUX('E',17,7) /* PTE_17 */ +#define PTE18 KINETIS_MUX('E',18,1) /* PTE_18 */ +#define I2S0_RX_D0_PTE18 KINETIS_MUX('E',18,2) /* PTE_18 */ +#define TPM2_CH2_PTE18 KINETIS_MUX('E',18,6) /* PTE_18 */ +#define FXIO0_D8_PTE18 KINETIS_MUX('E',18,7) /* PTE_18 */ +#define PTE19 KINETIS_MUX('E',19,1) /* PTE_19 */ +#define I2S0_MCLK_PTE19 KINETIS_MUX('E',19,2) /* PTE_19 */ +#define TPM2_CH3_PTE19 KINETIS_MUX('E',19,6) /* PTE_19 */ +#define FXIO0_D9_PTE19 KINETIS_MUX('E',19,7) /* PTE_19 */ +#define PTE21 KINETIS_MUX('E',21,1) /* PTE_21 */ +#define I2S0_TX_D1_PTE21 KINETIS_MUX('E',21,2) /* PTE_21 */ +#define USB0_SOF_OUT_PTE21 KINETIS_MUX('E',21,3) /* PTE_21 */ +#define TPM2_CH4_PTE21 KINETIS_MUX('E',21,6) /* PTE_21 */ +#define FXIO0_D10_PTE21 KINETIS_MUX('E',21,7) /* PTE_21 */ +#define PTE22 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PTA_18 */ +#define PTA18 KINETIS_MUX('A',18,1) /* PTA_18 */ +#define FTM0_FLT2_PTA18 KINETIS_MUX('A',18,3) /* PTA_18 */ +#define FTM_CLKIN0_PTA18 KINETIS_MUX('A',18,4) /* PTA_18 */ +#define XTAL0_PTA19 KINETIS_MUX('A',19,0) /* PTA_19 */ +#define PTA19 KINETIS_MUX('A',19,1) /* PTA_19 */ +#define FTM1_FLT0_PTA19 KINETIS_MUX('A',19,3) /* PTA_19 */ +#define FTM_CLKIN1_PTA19 KINETIS_MUX('A',19,4) /* PTA_19 */ +#define LPTMR0_ALT1_PTA19 KINETIS_MUX('A',19,6) /* PTA_19 */ +#define ADC0_SE8_PTB0 KINETIS_MUX('B',0,0) /* PTB_0 */ +#define LLWU_P5_PTB0 KINETIS_MUX('B',0,1) /* PTB_0 */ +#define PTB0 KINETIS_MUX('B',0,1) /* PTB_0 */ +#define I2C0_SCL_PTB0 KINETIS_MUX('B',0,2) /* PTB_0 */ +#define FTM1_CH0_PTB0 KINETIS_MUX('B',0,3) /* PTB_0 */ +#define FTM1_QD_PHA_PTB0 KINETIS_MUX('B',0,6) /* PTB_0 */ +#define ADC0_SE9_PTB1 KINETIS_MUX('B',1,0) /* PTB_1 */ +#define PTB1 KINETIS_MUX('B',1,1) /* PTB_1 */ +#define I2C0_SDA_PTB1 KINETIS_MUX('B',1,2) /* PTB_1 */ +#define FTM1_CH1_PTB1 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+#define ADC0_SE5a_PTE17 KINETIS_MUX('E',17,0) /* PTE_17 */ +#define PTE17 KINETIS_MUX('E',17,1) /* PTE_17 */ +#define SPI0_SCK_PTE17 KINETIS_MUX('E',17,2) /* PTE_17 */ +#define UART1_RX_PTE17 KINETIS_MUX('E',17,3) /* PTE_17 */ +#define FTM_CLKIN1_PTE17 KINETIS_MUX('E',17,4) /* PTE_17 */ +#define LPTMR0_ALT3_PTE17 KINETIS_MUX('E',17,6) /* PTE_17 */ +#define ADC0_DP2_PTE18 KINETIS_MUX('E',18,0) /* PTE_18 */ +#define ADC0_SE6a_PTE18 KINETIS_MUX('E',18,0) /* PTE_18 */ +#define PTE18 KINETIS_MUX('E',18,1) /* PTE_18 */ +#define SPI0_SOUT_PTE18 KINETIS_MUX('E',18,2) /* PTE_18 */ +#define UART1_CTS_b_PTE18 KINETIS_MUX('E',18,3) /* PTE_18 */ +#define I2C0_SDA_PTE18 KINETIS_MUX('E',18,4) /* PTE_18 */ +#define ADC0_DM2_PTE19 KINETIS_MUX('E',19,0) /* PTE_19 */ +#define ADC0_SE7a_PTE19 KINETIS_MUX('E',19,0) /* PTE_19 */ +#define PTE19 KINETIS_MUX('E',19,1) /* PTE_19 */ +#define SPI0_SIN_PTE19 KINETIS_MUX('E',19,2) /* PTE_19 */ +#define UART1_RTS_b_PTE19 KINETIS_MUX('E',19,3) /* PTE_19 */ +#define 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PTC_2 */ +#define PTC2 KINETIS_MUX('C',2,1) /* PTC_2 */ +#define SPI0_PCS2_PTC2 KINETIS_MUX('C',2,2) /* PTC_2 */ +#define UART1_CTS_b_PTC2 KINETIS_MUX('C',2,3) /* PTC_2 */ +#define FTM0_CH1_PTC2 KINETIS_MUX('C',2,4) /* PTC_2 */ +#define CMP1_IN1_PTC3 KINETIS_MUX('C',3,0) /* PTC_3 */ +#define PTC3 KINETIS_MUX('C',3,1) /* PTC_3 */ +#define LLWU_P7_PTC3 KINETIS_MUX('C',3,1) /* PTC_3 */ +#define SPI0_PCS1_PTC3 KINETIS_MUX('C',3,2) /* PTC_3 */ +#define UART1_RX_PTC3 KINETIS_MUX('C',3,3) /* PTC_3 */ +#define FTM0_CH2_PTC3 KINETIS_MUX('C',3,4) /* PTC_3 */ +#define CLKOUT_PTC3 KINETIS_MUX('C',3,5) /* PTC_3 */ +#define PTC4 KINETIS_MUX('C',4,1) /* PTC_4 */ +#define LLWU_P8_PTC4 KINETIS_MUX('C',4,1) /* PTC_4 */ +#define SPI0_PCS0_PTC4 KINETIS_MUX('C',4,2) /* PTC_4 */ +#define UART1_TX_PTC4 KINETIS_MUX('C',4,3) /* PTC_4 */ +#define FTM0_CH3_PTC4 KINETIS_MUX('C',4,4) /* PTC_4 */ +#define CMP1_OUT_PTC4 KINETIS_MUX('C',4,6) /* PTC_4 */ +#define PTC5 KINETIS_MUX('C',5,1) /* PTC_5 */ +#define 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+#define UART0_RTS_b_PTD4 KINETIS_MUX('D',4,3) /* PTD_4 */ +#define FTM0_CH4_PTD4 KINETIS_MUX('D',4,4) /* PTD_4 */ +#define EWM_IN_PTD4 KINETIS_MUX('D',4,6) /* PTD_4 */ +#define ADC0_SE6b_PTD5 KINETIS_MUX('D',5,0) /* PTD_5 */ +#define PTD5 KINETIS_MUX('D',5,1) /* PTD_5 */ +#define SPI0_PCS2_PTD5 KINETIS_MUX('D',5,2) /* PTD_5 */ +#define UART0_CTS_b_PTD5 KINETIS_MUX('D',5,3) /* PTD_5 */ +#define FTM0_CH5_PTD5 KINETIS_MUX('D',5,4) /* PTD_5 */ +#define EWM_OUT_b_PTD5 KINETIS_MUX('D',5,6) /* PTD_5 */ +#define ADC0_SE7b_PTD6 KINETIS_MUX('D',6,0) /* PTD_6 */ +#define PTD6 KINETIS_MUX('D',6,1) /* PTD_6 */ +#define LLWU_P15_PTD6 KINETIS_MUX('D',6,1) /* PTD_6 */ +#define SPI0_PCS3_PTD6 KINETIS_MUX('D',6,2) /* PTD_6 */ +#define UART0_RX_PTD6 KINETIS_MUX('D',6,3) /* PTD_6 */ +#define FTM0_CH0_PTD6 KINETIS_MUX('D',6,4) /* PTD_6 */ +#define FTM0_FLT0_PTD6 KINETIS_MUX('D',6,6) /* PTD_6 */ +#define PTD7 KINETIS_MUX('D',7,1) /* PTD_7 */ +#define UART0_TX_PTD7 KINETIS_MUX('D',7,3) /* PTD_7 */ +#define FTM0_CH1_PTD7 KINETIS_MUX('D',7,4) /* PTD_7 */ +#define FTM0_FLT1_PTD7 KINETIS_MUX('D',7,6) /* PTD_7 */ +#define CLKOUT32K_PTE0 KINETIS_MUX('E',0,1) /* PTE_0 */ +#define PTE0 KINETIS_MUX('E',0,1) /* PTE_0 */ +#define UART1_TX_PTE0 KINETIS_MUX('E',0,3) /* PTE_0 */ +#define PTE1 KINETIS_MUX('E',1,1) /* PTE_1 */ +#define LLWU_P0_PTE1 KINETIS_MUX('E',1,1) /* PTE_1 */ +#define UART1_RX_PTE1 KINETIS_MUX('E',1,3) /* PTE_1 */ +#define ADC0_SE4a_PTE16 KINETIS_MUX('E',16,0) /* PTE_16 */ +#define ADC0_DP1_PTE16 KINETIS_MUX('E',16,0) /* PTE_16 */ +#define PTE16 KINETIS_MUX('E',16,1) /* PTE_16 */ +#define SPI0_PCS0_PTE16 KINETIS_MUX('E',16,2) /* PTE_16 */ +#define UART1_TX_PTE16 KINETIS_MUX('E',16,3) /* PTE_16 */ +#define FTM_CLKIN0_PTE16 KINETIS_MUX('E',16,4) /* PTE_16 */ +#define FTM0_FLT3_PTE16 KINETIS_MUX('E',16,6) /* PTE_16 */ +#define ADC0_DM1_PTE17 KINETIS_MUX('E',17,0) /* PTE_17 */ +#define ADC0_SE5a_PTE17 KINETIS_MUX('E',17,0) /* PTE_17 */ +#define PTE17 KINETIS_MUX('E',17,1) /* PTE_17 */ +#define SPI0_SCK_PTE17 KINETIS_MUX('E',17,2) /* PTE_17 */ +#define UART1_RX_PTE17 KINETIS_MUX('E',17,3) /* PTE_17 */ +#define FTM_CLKIN1_PTE17 KINETIS_MUX('E',17,4) /* PTE_17 */ +#define LPTMR0_ALT3_PTE17 KINETIS_MUX('E',17,6) /* PTE_17 */ +#define ADC0_DP2_PTE18 KINETIS_MUX('E',18,0) /* PTE_18 */ +#define ADC0_SE6a_PTE18 KINETIS_MUX('E',18,0) /* PTE_18 */ +#define PTE18 KINETIS_MUX('E',18,1) /* PTE_18 */ +#define SPI0_SOUT_PTE18 KINETIS_MUX('E',18,2) /* PTE_18 */ +#define UART1_CTS_b_PTE18 KINETIS_MUX('E',18,3) /* PTE_18 */ +#define I2C0_SDA_PTE18 KINETIS_MUX('E',18,4) /* PTE_18 */ +#define ADC0_DM2_PTE19 KINETIS_MUX('E',19,0) /* PTE_19 */ +#define ADC0_SE7a_PTE19 KINETIS_MUX('E',19,0) /* PTE_19 */ +#define PTE19 KINETIS_MUX('E',19,1) /* PTE_19 */ +#define SPI0_SIN_PTE19 KINETIS_MUX('E',19,2) /* PTE_19 */ +#define UART1_RTS_b_PTE19 KINETIS_MUX('E',19,3) /* PTE_19 */ +#define I2C0_SCL_PTE19 KINETIS_MUX('E',19,4) /* PTE_19 */ +#define ADC0_SE17_PTE24 KINETIS_MUX('E',24,0) /* PTE_24 */ +#define PTE24 KINETIS_MUX('E',24,1) /* PTE_24 */ +#define I2C0_SCL_PTE24 KINETIS_MUX('E',24,5) /* PTE_24 */ +#define EWM_OUT_b_PTE24 KINETIS_MUX('E',24,6) /* PTE_24 */ +#define ADC0_SE18_PTE25 KINETIS_MUX('E',25,0) /* PTE_25 */ +#define PTE25 KINETIS_MUX('E',25,1) /* PTE_25 */ +#define I2C0_SDA_PTE25 KINETIS_MUX('E',25,5) /* PTE_25 */ +#define EWM_IN_PTE25 KINETIS_MUX('E',25,6) /* PTE_25 */ +#endif diff --git a/dts/nxp/kinetis/MK22FN128VDC10-pinctrl.h b/dts/nxp/kinetis/MK22FN128VDC10-pinctrl.h new file mode 100644 index 000000000..edb745b1f --- /dev/null +++ b/dts/nxp/kinetis/MK22FN128VDC10-pinctrl.h @@ -0,0 +1,320 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MK22FN128VDC10/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MK22FN128VDC10_ +#define _ZEPHYR_DTS_BINDING_MK22FN128VDC10_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define UART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define FTM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define JTAG_TCLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define UART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define FTM0_CH6_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define JTAG_TDI_PTA1 KINETIS_MUX('A',1,7) /* PTA_1 */ +#define PTA2 KINETIS_MUX('A',2,1) /* PTA_2 */ +#define UART0_TX_PTA2 KINETIS_MUX('A',2,2) /* PTA_2 */ +#define FTM0_CH7_PTA2 KINETIS_MUX('A',2,3) /* PTA_2 */ +#define JTAG_TDO_PTA2 KINETIS_MUX('A',2,7) /* PTA_2 */ +#define TRACE_SWO_PTA2 KINETIS_MUX('A',2,7) /* PTA_2 */ +#define PTA3 KINETIS_MUX('A',3,1) /* PTA_3 */ +#define UART0_RTS_b_PTA3 KINETIS_MUX('A',3,2) /* PTA_3 */ +#define FTM0_CH0_PTA3 KINETIS_MUX('A',3,3) /* PTA_3 */ +#define JTAG_TMS_PTA3 KINETIS_MUX('A',3,7) /* PTA_3 */ +#define LLWU_P3_PTA4 KINETIS_MUX('A',4,1) /* PTA_4 */ +#define PTA4 KINETIS_MUX('A',4,1) /* PTA_4 */ +#define FTM0_CH1_PTA4 KINETIS_MUX('A',4,3) /* PTA_4 */ +#define NMI_b_PTA4 KINETIS_MUX('A',4,7) /* PTA_4 */ +#define PTA5 KINETIS_MUX('A',5,1) /* PTA_5 */ +#define USB_CLKIN_PTA5 KINETIS_MUX('A',5,2) /* PTA_5 */ +#define FTM0_CH2_PTA5 KINETIS_MUX('A',5,3) /* PTA_5 */ +#define I2S0_TX_BCLK_PTA5 KINETIS_MUX('A',5,6) /* PTA_5 */ +#define JTAG_TRST_b_PTA5 KINETIS_MUX('A',5,7) /* PTA_5 */ +#define PTA12 KINETIS_MUX('A',12,1) /* PTA_12 */ +#define FTM1_CH0_PTA12 KINETIS_MUX('A',12,3) /* PTA_12 */ +#define I2S0_TXD0_PTA12 KINETIS_MUX('A',12,6) /* PTA_12 */ +#define FTM1_QD_PHA_PTA12 KINETIS_MUX('A',12,7) /* PTA_12 */ +#define PTA13 KINETIS_MUX('A',13,1) /* PTA_13 */ +#define LLWU_P4_PTA13 KINETIS_MUX('A',13,1) /* PTA_13 */ +#define FTM1_CH1_PTA13 KINETIS_MUX('A',13,3) /* PTA_13 */ +#define I2S0_TX_FS_PTA13 KINETIS_MUX('A',13,6) /* PTA_13 */ +#define FTM1_QD_PHB_PTA13 KINETIS_MUX('A',13,7) /* PTA_13 */ +#define PTA14 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PTA_14 */ +#define SPI0_PCS0_PTA14 KINETIS_MUX('A',14,2) /* PTA_14 */ +#define UART0_TX_PTA14 KINETIS_MUX('A',14,3) /* PTA_14 */ +#define I2S0_RX_BCLK_PTA14 KINETIS_MUX('A',14,6) /* PTA_14 */ +#define PTA15 KINETIS_MUX('A',15,1) /* PTA_15 */ +#define SPI0_SCK_PTA15 KINETIS_MUX('A',15,2) /* PTA_15 */ +#define UART0_RX_PTA15 KINETIS_MUX('A',15,3) /* PTA_15 */ +#define I2S0_RXD0_PTA15 KINETIS_MUX('A',15,6) /* PTA_15 */ +#define PTA16 KINETIS_MUX('A',16,1) /* PTA_16 */ +#define SPI0_SOUT_PTA16 KINETIS_MUX('A',16,2) /* PTA_16 */ +#define UART0_CTS_b_PTA16 KINETIS_MUX('A',16,3) /* PTA_16 */ +#define I2S0_RX_FS_PTA16 KINETIS_MUX('A',16,6) /* PTA_16 */ +#define ADC1_SE17_PTA17 KINETIS_MUX('A',17,0) /* PTA_17 */ +#define PTA17 KINETIS_MUX('A',17,1) /* PTA_17 */ +#define SPI0_SIN_PTA17 KINETIS_MUX('A',17,2) /* PTA_17 */ +#define UART0_RTS_b_PTA17 KINETIS_MUX('A',17,3) /* PTA_17 */ +#define I2S0_MCLK_PTA17 KINETIS_MUX('A',17,6) /* PTA_17 */ +#define EXTAL0_PTA18 KINETIS_MUX('A',18,0) /* PTA_18 */ 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*/ +#define I2C0_SDA_PTB1 KINETIS_MUX('B',1,2) /* PTB_1 */ +#define FTM1_CH1_PTB1 KINETIS_MUX('B',1,3) /* PTB_1 */ +#define FTM1_QD_PHB_PTB1 KINETIS_MUX('B',1,6) /* PTB_1 */ +#define ADC0_SE12_PTB2 KINETIS_MUX('B',2,0) /* PTB_2 */ +#define PTB2 KINETIS_MUX('B',2,1) /* PTB_2 */ +#define I2C0_SCL_PTB2 KINETIS_MUX('B',2,2) /* PTB_2 */ +#define UART0_RTS_b_PTB2 KINETIS_MUX('B',2,3) /* PTB_2 */ +#define FTM0_FLT3_PTB2 KINETIS_MUX('B',2,6) /* PTB_2 */ +#define ADC0_SE13_PTB3 KINETIS_MUX('B',3,0) /* PTB_3 */ +#define PTB3 KINETIS_MUX('B',3,1) /* PTB_3 */ +#define I2C0_SDA_PTB3 KINETIS_MUX('B',3,2) /* PTB_3 */ +#define UART0_CTS_b_PTB3 KINETIS_MUX('B',3,3) /* PTB_3 */ +#define FTM0_FLT0_PTB3 KINETIS_MUX('B',3,6) /* PTB_3 */ +#define ADC1_SE12_PTB6 KINETIS_MUX('B',6,0) /* PTB_6 */ +#define PTB6 KINETIS_MUX('B',6,1) /* PTB_6 */ +#define ADC1_SE13_PTB7 KINETIS_MUX('B',7,0) /* PTB_7 */ +#define PTB7 KINETIS_MUX('B',7,1) /* PTB_7 */ +#define PTB8 KINETIS_MUX('B',8,1) /* PTB_8 */ +#define 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PTC_4 */ +#define SPI0_PCS0_PTC4 KINETIS_MUX('C',4,2) /* PTC_4 */ +#define UART1_TX_PTC4 KINETIS_MUX('C',4,3) /* PTC_4 */ +#define FTM0_CH3_PTC4 KINETIS_MUX('C',4,4) /* PTC_4 */ +#define CMP1_OUT_PTC4 KINETIS_MUX('C',4,6) /* PTC_4 */ +#define LPUART0_TX_PTC4 KINETIS_MUX('C',4,7) /* PTC_4 */ +#define LLWU_P9_PTC5 KINETIS_MUX('C',5,1) /* PTC_5 */ +#define PTC5 KINETIS_MUX('C',5,1) /* PTC_5 */ +#define SPI0_SCK_PTC5 KINETIS_MUX('C',5,2) /* PTC_5 */ +#define LPTMR0_ALT2_PTC5 KINETIS_MUX('C',5,3) /* PTC_5 */ +#define I2S0_RXD0_PTC5 KINETIS_MUX('C',5,4) /* PTC_5 */ +#define CMP0_OUT_PTC5 KINETIS_MUX('C',5,6) /* PTC_5 */ +#define FTM0_CH2_PTC5 KINETIS_MUX('C',5,7) /* PTC_5 */ +#define CMP0_IN0_PTC6 KINETIS_MUX('C',6,0) /* PTC_6 */ +#define LLWU_P10_PTC6 KINETIS_MUX('C',6,1) /* PTC_6 */ +#define PTC6 KINETIS_MUX('C',6,1) /* PTC_6 */ +#define SPI0_SOUT_PTC6 KINETIS_MUX('C',6,2) /* PTC_6 */ +#define PDB0_EXTRG_PTC6 KINETIS_MUX('C',6,3) /* PTC_6 */ +#define I2S0_RX_BCLK_PTC6 KINETIS_MUX('C',6,4) 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PTC_10 */ +#define I2S0_RX_FS_PTC10 KINETIS_MUX('C',10,4) /* PTC_10 */ +#define ADC1_SE7b_PTC11 KINETIS_MUX('C',11,0) /* PTC_11 */ +#define PTC11 KINETIS_MUX('C',11,1) /* PTC_11 */ +#define LLWU_P11_PTC11 KINETIS_MUX('C',11,1) /* PTC_11 */ +#define I2C1_SDA_PTC11 KINETIS_MUX('C',11,2) /* PTC_11 */ +#define PTC12 KINETIS_MUX('C',12,1) /* PTC_12 */ +#define PTC13 KINETIS_MUX('C',13,1) /* PTC_13 */ +#define PTC14 KINETIS_MUX('C',14,1) /* PTC_14 */ +#define PTC15 KINETIS_MUX('C',15,1) /* PTC_15 */ +#define PTC16 KINETIS_MUX('C',16,1) /* PTC_16 */ +#define LPUART0_RX_PTC16 KINETIS_MUX('C',16,3) /* PTC_16 */ +#define PTC17 KINETIS_MUX('C',17,1) /* PTC_17 */ +#define LPUART0_TX_PTC17 KINETIS_MUX('C',17,3) /* PTC_17 */ +#define PTC18 KINETIS_MUX('C',18,1) /* PTC_18 */ +#define LPUART0_RTS_b_PTC18 KINETIS_MUX('C',18,3) /* PTC_18 */ +#define PTC19 KINETIS_MUX('C',19,1) /* PTC_19 */ +#define LPUART0_CTS_b_PTC19 KINETIS_MUX('C',19,3) /* PTC_19 */ +#define LLWU_P12_PTD0 KINETIS_MUX('D',0,1) /* PTD_0 */ +#define PTD0 KINETIS_MUX('D',0,1) /* PTD_0 */ +#define SPI0_PCS0_PTD0 KINETIS_MUX('D',0,2) /* PTD_0 */ +#define UART2_RTS_b_PTD0 KINETIS_MUX('D',0,3) /* PTD_0 */ +#define LPUART0_RTS_b_PTD0 KINETIS_MUX('D',0,6) /* PTD_0 */ +#define ADC0_SE5b_PTD1 KINETIS_MUX('D',1,0) /* PTD_1 */ +#define PTD1 KINETIS_MUX('D',1,1) /* PTD_1 */ +#define SPI0_SCK_PTD1 KINETIS_MUX('D',1,2) /* PTD_1 */ +#define UART2_CTS_b_PTD1 KINETIS_MUX('D',1,3) /* PTD_1 */ +#define LPUART0_CTS_b_PTD1 KINETIS_MUX('D',1,6) /* PTD_1 */ +#define LLWU_P13_PTD2 KINETIS_MUX('D',2,1) /* PTD_2 */ +#define PTD2 KINETIS_MUX('D',2,1) /* PTD_2 */ +#define SPI0_SOUT_PTD2 KINETIS_MUX('D',2,2) /* PTD_2 */ +#define UART2_RX_PTD2 KINETIS_MUX('D',2,3) /* PTD_2 */ +#define LPUART0_RX_PTD2 KINETIS_MUX('D',2,6) /* PTD_2 */ +#define I2C0_SCL_PTD2 KINETIS_MUX('D',2,7) /* PTD_2 */ +#define PTD3 KINETIS_MUX('D',3,1) /* PTD_3 */ +#define SPI0_SIN_PTD3 KINETIS_MUX('D',3,2) /* PTD_3 */ +#define UART2_TX_PTD3 KINETIS_MUX('D',3,3) /* PTD_3 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+#define LLWU_P15_PTD6 KINETIS_MUX('D',6,1) /* PTD_6 */ +#define SPI0_PCS3_PTD6 KINETIS_MUX('D',6,2) /* PTD_6 */ +#define UART0_RX_PTD6 KINETIS_MUX('D',6,3) /* PTD_6 */ +#define FTM0_CH6_PTD6 KINETIS_MUX('D',6,4) /* PTD_6 */ +#define FTM0_FLT0_PTD6 KINETIS_MUX('D',6,6) /* PTD_6 */ +#define SPI1_SOUT_PTD6 KINETIS_MUX('D',6,7) /* PTD_6 */ +#define PTD7 KINETIS_MUX('D',7,1) /* PTD_7 */ +#define UART0_TX_PTD7 KINETIS_MUX('D',7,3) /* PTD_7 */ +#define FTM0_CH7_PTD7 KINETIS_MUX('D',7,4) /* PTD_7 */ +#define FTM0_FLT1_PTD7 KINETIS_MUX('D',7,6) /* PTD_7 */ +#define SPI1_SIN_PTD7 KINETIS_MUX('D',7,7) /* PTD_7 */ +#define ADC1_SE4a_PTE0 KINETIS_MUX('E',0,0) /* PTE_0 */ +#define PTE0 KINETIS_MUX('E',0,1) /* PTE_0 */ +#define SPI1_PCS1_PTE0 KINETIS_MUX('E',0,2) /* PTE_0 */ +#define UART1_TX_PTE0 KINETIS_MUX('E',0,3) /* PTE_0 */ +#define I2C1_SDA_PTE0 KINETIS_MUX('E',0,6) /* PTE_0 */ +#define RTC_CLKOUT_PTE0 KINETIS_MUX('E',0,7) /* PTE_0 */ +#define ADC1_SE5a_PTE1 KINETIS_MUX('E',1,0) /* PTE_1 */ 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*/ +#define PTE26 KINETIS_MUX('E',26,1) /* PTE_26 */ +#define RTC_CLKOUT_PTE26 KINETIS_MUX('E',26,6) /* PTE_26 */ +#define USB_CLKIN_PTE26 KINETIS_MUX('E',26,7) /* PTE_26 */ +#endif diff --git a/dts/nxp/kinetis/MK22FN256VLH12-pinctrl.h b/dts/nxp/kinetis/MK22FN256VLH12-pinctrl.h new file mode 100644 index 000000000..ed7678e31 --- /dev/null +++ b/dts/nxp/kinetis/MK22FN256VLH12-pinctrl.h @@ -0,0 +1,236 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MK22FN256VLH12/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MK22FN256VLH12_ +#define _ZEPHYR_DTS_BINDING_MK22FN256VLH12_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define UART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define FTM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define JTAG_TCLK_PTA0 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+#define USB_CLKIN_PTA5 KINETIS_MUX('A',5,2) /* PTA_5 */ +#define FTM0_CH2_PTA5 KINETIS_MUX('A',5,3) /* PTA_5 */ +#define I2S0_TX_BCLK_PTA5 KINETIS_MUX('A',5,6) /* PTA_5 */ +#define JTAG_TRST_b_PTA5 KINETIS_MUX('A',5,7) /* PTA_5 */ +#define PTA12 KINETIS_MUX('A',12,1) /* PTA_12 */ +#define FTM1_CH0_PTA12 KINETIS_MUX('A',12,3) /* PTA_12 */ +#define I2S0_TXD0_PTA12 KINETIS_MUX('A',12,6) /* PTA_12 */ +#define FTM1_QD_PHA_PTA12 KINETIS_MUX('A',12,7) /* PTA_12 */ +#define LLWU_P4_PTA13 KINETIS_MUX('A',13,1) /* PTA_13 */ +#define PTA13 KINETIS_MUX('A',13,1) /* PTA_13 */ +#define FTM1_CH1_PTA13 KINETIS_MUX('A',13,3) /* PTA_13 */ +#define I2S0_TX_FS_PTA13 KINETIS_MUX('A',13,6) /* PTA_13 */ +#define FTM1_QD_PHB_PTA13 KINETIS_MUX('A',13,7) /* PTA_13 */ +#define EXTAL0_PTA18 KINETIS_MUX('A',18,0) /* PTA_18 */ +#define PTA18 KINETIS_MUX('A',18,1) /* PTA_18 */ +#define FTM0_FLT2_PTA18 KINETIS_MUX('A',18,3) /* PTA_18 */ +#define FTM_CLKIN0_PTA18 KINETIS_MUX('A',18,4) /* PTA_18 */ +#define XTAL0_PTA19 KINETIS_MUX('A',19,0) /* PTA_19 */ +#define PTA19 KINETIS_MUX('A',19,1) /* PTA_19 */ +#define FTM1_FLT0_PTA19 KINETIS_MUX('A',19,3) /* PTA_19 */ +#define FTM_CLKIN1_PTA19 KINETIS_MUX('A',19,4) /* PTA_19 */ +#define LPTMR0_ALT1_PTA19 KINETIS_MUX('A',19,6) /* PTA_19 */ +#define ADC1_SE8_PTB0 KINETIS_MUX('B',0,0) /* PTB_0 */ +#define ADC0_SE8_PTB0 KINETIS_MUX('B',0,0) /* PTB_0 */ +#define LLWU_P5_PTB0 KINETIS_MUX('B',0,1) /* PTB_0 */ +#define PTB0 KINETIS_MUX('B',0,1) /* PTB_0 */ +#define I2C0_SCL_PTB0 KINETIS_MUX('B',0,2) /* PTB_0 */ +#define FTM1_CH0_PTB0 KINETIS_MUX('B',0,3) /* PTB_0 */ +#define FTM1_QD_PHA_PTB0 KINETIS_MUX('B',0,6) /* PTB_0 */ +#define ADC0_SE9_PTB1 KINETIS_MUX('B',1,0) /* PTB_1 */ +#define ADC1_SE9_PTB1 KINETIS_MUX('B',1,0) /* PTB_1 */ +#define PTB1 KINETIS_MUX('B',1,1) /* PTB_1 */ +#define I2C0_SDA_PTB1 KINETIS_MUX('B',1,2) /* PTB_1 */ +#define FTM1_CH1_PTB1 KINETIS_MUX('B',1,3) /* PTB_1 */ +#define FTM1_QD_PHB_PTB1 KINETIS_MUX('B',1,6) /* PTB_1 */ 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PTB_17 */ +#define FTM_CLKIN1_PTB17 KINETIS_MUX('B',17,4) /* PTB_17 */ +#define EWM_OUT_b_PTB17 KINETIS_MUX('B',17,6) /* PTB_17 */ +#define PTB18 KINETIS_MUX('B',18,1) /* PTB_18 */ +#define FTM2_CH0_PTB18 KINETIS_MUX('B',18,3) /* PTB_18 */ +#define I2S0_TX_BCLK_PTB18 KINETIS_MUX('B',18,4) /* PTB_18 */ +#define FTM2_QD_PHA_PTB18 KINETIS_MUX('B',18,6) /* PTB_18 */ +#define PTB19 KINETIS_MUX('B',19,1) /* PTB_19 */ +#define FTM2_CH1_PTB19 KINETIS_MUX('B',19,3) /* PTB_19 */ +#define I2S0_TX_FS_PTB19 KINETIS_MUX('B',19,4) /* PTB_19 */ +#define FTM2_QD_PHB_PTB19 KINETIS_MUX('B',19,6) /* PTB_19 */ +#define ADC0_SE14_PTC0 KINETIS_MUX('C',0,0) /* PTC_0 */ +#define PTC0 KINETIS_MUX('C',0,1) /* PTC_0 */ +#define SPI0_PCS4_PTC0 KINETIS_MUX('C',0,2) /* PTC_0 */ +#define PDB0_EXTRG_PTC0 KINETIS_MUX('C',0,3) /* PTC_0 */ +#define USB_SOF_OUT_PTC0 KINETIS_MUX('C',0,4) /* PTC_0 */ +#define ADC0_SE15_PTC1 KINETIS_MUX('C',1,0) /* PTC_1 */ +#define LLWU_P6_PTC1 KINETIS_MUX('C',1,1) /* PTC_1 */ +#define PTC1 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*/ +#define FTM0_CH6_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define JTAG_TDI_PTA1 KINETIS_MUX('A',1,7) /* PTA_1 */ +#define PTA2 KINETIS_MUX('A',2,1) /* PTA_2 */ +#define UART0_TX_PTA2 KINETIS_MUX('A',2,2) /* PTA_2 */ +#define FTM0_CH7_PTA2 KINETIS_MUX('A',2,3) /* PTA_2 */ +#define JTAG_TDO_PTA2 KINETIS_MUX('A',2,7) /* PTA_2 */ +#define TRACE_SWO_PTA2 KINETIS_MUX('A',2,7) /* PTA_2 */ +#define PTA3 KINETIS_MUX('A',3,1) /* PTA_3 */ +#define UART0_RTS_b_PTA3 KINETIS_MUX('A',3,2) /* PTA_3 */ +#define FTM0_CH0_PTA3 KINETIS_MUX('A',3,3) /* PTA_3 */ +#define JTAG_TMS_PTA3 KINETIS_MUX('A',3,7) /* PTA_3 */ +#define PTA4 KINETIS_MUX('A',4,1) /* PTA_4 */ +#define LLWU_P3_PTA4 KINETIS_MUX('A',4,1) /* PTA_4 */ +#define FTM0_CH1_PTA4 KINETIS_MUX('A',4,3) /* PTA_4 */ +#define NMI_b_PTA4 KINETIS_MUX('A',4,7) /* PTA_4 */ +#define PTA5 KINETIS_MUX('A',5,1) /* PTA_5 */ +#define USB_CLKIN_PTA5 KINETIS_MUX('A',5,2) /* PTA_5 */ +#define FTM0_CH2_PTA5 KINETIS_MUX('A',5,3) /* PTA_5 */ +#define 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PTC_17 */ +#define UART3_TX_PTC17 KINETIS_MUX('C',17,3) /* PTC_17 */ +#define PTC18 KINETIS_MUX('C',18,1) /* PTC_18 */ +#define UART3_RTS_b_PTC18 KINETIS_MUX('C',18,3) /* PTC_18 */ +#define PTC19 KINETIS_MUX('C',19,1) /* PTC_19 */ +#define UART3_CTS_b_PTC19 KINETIS_MUX('C',19,3) /* PTC_19 */ +#define LLWU_P12_PTD0 KINETIS_MUX('D',0,1) /* PTD_0 */ +#define PTD0 KINETIS_MUX('D',0,1) /* PTD_0 */ +#define SPI0_PCS0_PTD0 KINETIS_MUX('D',0,2) /* PTD_0 */ +#define UART2_RTS_b_PTD0 KINETIS_MUX('D',0,3) /* PTD_0 */ +#define FTM3_CH0_PTD0 KINETIS_MUX('D',0,4) /* PTD_0 */ +#define ADC0_SE5b_PTD1 KINETIS_MUX('D',1,0) /* PTD_1 */ +#define PTD1 KINETIS_MUX('D',1,1) /* PTD_1 */ +#define SPI0_SCK_PTD1 KINETIS_MUX('D',1,2) /* PTD_1 */ +#define UART2_CTS_b_PTD1 KINETIS_MUX('D',1,3) /* PTD_1 */ +#define FTM3_CH1_PTD1 KINETIS_MUX('D',1,4) /* PTD_1 */ +#define PTD2 KINETIS_MUX('D',2,1) /* PTD_2 */ +#define LLWU_P13_PTD2 KINETIS_MUX('D',2,1) /* PTD_2 */ +#define SPI0_SOUT_PTD2 KINETIS_MUX('D',2,2) /* PTD_2 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PTE_1 */ +#define PTE1 KINETIS_MUX('E',1,1) /* PTE_1 */ +#define SPI1_SOUT_PTE1 KINETIS_MUX('E',1,2) /* PTE_1 */ +#define UART1_RX_PTE1 KINETIS_MUX('E',1,3) /* PTE_1 */ +#define SDHC0_D0_PTE1 KINETIS_MUX('E',1,4) /* PTE_1 */ +#define TRACE_D3_PTE1 KINETIS_MUX('E',1,5) /* PTE_1 */ +#define I2C1_SCL_PTE1 KINETIS_MUX('E',1,6) /* PTE_1 */ +#define SPI1_SIN_PTE1 KINETIS_MUX('E',1,7) /* PTE_1 */ +#define ADC0_DP2_PTE2 KINETIS_MUX('E',2,0) /* PTE_2 */ +#define ADC1_SE6a_PTE2 KINETIS_MUX('E',2,0) /* PTE_2 */ +#define PTE2 KINETIS_MUX('E',2,1) /* PTE_2 */ +#define LLWU_P1_PTE2 KINETIS_MUX('E',2,1) /* PTE_2 */ +#define SPI1_SCK_PTE2 KINETIS_MUX('E',2,2) /* PTE_2 */ +#define UART1_CTS_b_PTE2 KINETIS_MUX('E',2,3) /* PTE_2 */ +#define SDHC0_DCLK_PTE2 KINETIS_MUX('E',2,4) /* PTE_2 */ +#define TRACE_D2_PTE2 KINETIS_MUX('E',2,5) /* PTE_2 */ +#define ADC0_DM2_PTE3 KINETIS_MUX('E',3,0) /* PTE_3 */ +#define ADC1_SE7a_PTE3 KINETIS_MUX('E',3,0) /* PTE_3 */ +#define PTE3 KINETIS_MUX('E',3,1) /* PTE_3 */ +#define SPI1_SIN_PTE3 KINETIS_MUX('E',3,2) /* PTE_3 */ +#define UART1_RTS_b_PTE3 KINETIS_MUX('E',3,3) /* PTE_3 */ +#define SDHC0_CMD_PTE3 KINETIS_MUX('E',3,4) /* PTE_3 */ +#define TRACE_D1_PTE3 KINETIS_MUX('E',3,5) /* PTE_3 */ +#define SPI1_SOUT_PTE3 KINETIS_MUX('E',3,7) /* PTE_3 */ +#define LLWU_P2_PTE4 KINETIS_MUX('E',4,1) /* PTE_4 */ +#define PTE4 KINETIS_MUX('E',4,1) /* PTE_4 */ +#define SPI1_PCS0_PTE4 KINETIS_MUX('E',4,2) /* PTE_4 */ +#define UART3_TX_PTE4 KINETIS_MUX('E',4,3) /* PTE_4 */ +#define SDHC0_D3_PTE4 KINETIS_MUX('E',4,4) /* PTE_4 */ +#define TRACE_D0_PTE4 KINETIS_MUX('E',4,5) /* PTE_4 */ +#define PTE5 KINETIS_MUX('E',5,1) /* PTE_5 */ +#define SPI1_PCS2_PTE5 KINETIS_MUX('E',5,2) /* PTE_5 */ +#define UART3_RX_PTE5 KINETIS_MUX('E',5,3) /* PTE_5 */ +#define SDHC0_D2_PTE5 KINETIS_MUX('E',5,4) /* PTE_5 */ +#define FTM3_CH0_PTE5 KINETIS_MUX('E',5,6) /* PTE_5 */ +#define PTE6 KINETIS_MUX('E',6,1) /* PTE_6 */ +#define SPI1_PCS3_PTE6 KINETIS_MUX('E',6,2) /* PTE_6 */ +#define UART3_CTS_b_PTE6 KINETIS_MUX('E',6,3) /* PTE_6 */ +#define I2S0_MCLK_PTE6 KINETIS_MUX('E',6,4) /* PTE_6 */ +#define FTM3_CH1_PTE6 KINETIS_MUX('E',6,6) /* PTE_6 */ +#define USB_SOF_OUT_PTE6 KINETIS_MUX('E',6,7) /* PTE_6 */ +#define ADC0_SE17_PTE24 KINETIS_MUX('E',24,0) /* PTE_24 */ +#define PTE24 KINETIS_MUX('E',24,1) /* PTE_24 */ +#define UART4_TX_PTE24 KINETIS_MUX('E',24,3) /* PTE_24 */ +#define I2C0_SCL_PTE24 KINETIS_MUX('E',24,5) /* PTE_24 */ +#define EWM_OUT_b_PTE24 KINETIS_MUX('E',24,6) /* PTE_24 */ +#define ADC0_SE18_PTE25 KINETIS_MUX('E',25,0) /* PTE_25 */ +#define PTE25 KINETIS_MUX('E',25,1) /* PTE_25 */ +#define UART4_RX_PTE25 KINETIS_MUX('E',25,3) /* PTE_25 */ +#define I2C0_SDA_PTE25 KINETIS_MUX('E',25,5) /* PTE_25 */ +#define EWM_IN_PTE25 KINETIS_MUX('E',25,6) /* PTE_25 */ +#define PTE26 KINETIS_MUX('E',26,1) /* PTE_26 */ +#define UART4_CTS_b_PTE26 KINETIS_MUX('E',26,3) /* PTE_26 */ +#define RTC_CLKOUT_PTE26 KINETIS_MUX('E',26,6) /* PTE_26 */ +#define USB_CLKIN_PTE26 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+#define UART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define FTM0_CH6_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define JTAG_TDI_PTA1 KINETIS_MUX('A',1,7) /* PTA_1 */ +#define PTA2 KINETIS_MUX('A',2,1) /* PTA_2 */ +#define UART0_TX_PTA2 KINETIS_MUX('A',2,2) /* PTA_2 */ +#define FTM0_CH7_PTA2 KINETIS_MUX('A',2,3) /* PTA_2 */ +#define JTAG_TDO_PTA2 KINETIS_MUX('A',2,7) /* PTA_2 */ +#define TRACE_SWO_PTA2 KINETIS_MUX('A',2,7) /* PTA_2 */ +#define PTA3 KINETIS_MUX('A',3,1) /* PTA_3 */ +#define UART0_RTS_b_PTA3 KINETIS_MUX('A',3,2) /* PTA_3 */ +#define FTM0_CH0_PTA3 KINETIS_MUX('A',3,3) /* PTA_3 */ +#define JTAG_TMS_PTA3 KINETIS_MUX('A',3,7) /* PTA_3 */ +#define LLWU_P3_PTA4 KINETIS_MUX('A',4,1) /* PTA_4 */ +#define PTA4 KINETIS_MUX('A',4,1) /* PTA_4 */ +#define FTM0_CH1_PTA4 KINETIS_MUX('A',4,3) /* PTA_4 */ +#define NMI_b_PTA4 KINETIS_MUX('A',4,7) /* PTA_4 */ +#define PTA5 KINETIS_MUX('A',5,1) /* PTA_5 */ +#define USB_CLKIN_PTA5 KINETIS_MUX('A',5,2) /* PTA_5 */ +#define FTM0_CH2_PTA5 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gen_soc_headers.py + * for MK24FN256VDC12/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MK24FN256VDC12_ +#define _ZEPHYR_DTS_BINDING_MK24FN256VDC12_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define UART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define FTM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define JTAG_TCLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define UART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define FTM0_CH6_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define JTAG_TDI_PTA1 KINETIS_MUX('A',1,7) /* PTA_1 */ +#define PTA2 KINETIS_MUX('A',2,1) /* PTA_2 */ +#define UART0_TX_PTA2 KINETIS_MUX('A',2,2) /* PTA_2 */ +#define FTM0_CH7_PTA2 KINETIS_MUX('A',2,3) /* PTA_2 */ +#define TRACE_SWO_PTA2 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*/ +#define LLWU_P18_PTE10 KINETIS_MUX('E',10,1) /* PTE_10 */ +#define PTE10 KINETIS_MUX('E',10,1) /* PTE_10 */ +#define I2C3_SDA_PTE10 KINETIS_MUX('E',10,2) /* PTE_10 */ +#define I2S0_TXD0_PTE10 KINETIS_MUX('E',10,4) /* PTE_10 */ +#define LPUART0_CTS_b_PTE10 KINETIS_MUX('E',10,5) /* PTE_10 */ +#define FTM3_CH5_PTE10 KINETIS_MUX('E',10,6) /* PTE_10 */ +#define USB1_ID_PTE10 KINETIS_MUX('E',10,7) /* PTE_10 */ +#define PTE11 KINETIS_MUX('E',11,1) /* PTE_11 */ +#define I2C3_SCL_PTE11 KINETIS_MUX('E',11,2) /* PTE_11 */ +#define I2S0_TX_FS_PTE11 KINETIS_MUX('E',11,4) /* PTE_11 */ +#define LPUART0_RTS_b_PTE11 KINETIS_MUX('E',11,5) /* PTE_11 */ +#define FTM3_CH6_PTE11 KINETIS_MUX('E',11,6) /* PTE_11 */ +#define PTE12 KINETIS_MUX('E',12,1) /* PTE_12 */ +#define I2S0_TX_BCLK_PTE12 KINETIS_MUX('E',12,4) /* PTE_12 */ +#define FTM3_CH7_PTE12 KINETIS_MUX('E',12,6) /* PTE_12 */ +#define ADC0_SE4a_PTE16 KINETIS_MUX('E',16,0) /* PTE_16 */ +#define PTE16 KINETIS_MUX('E',16,1) /* PTE_16 */ +#define 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b/dts/nxp/kinetis/MK26FN2M0VMD18-pinctrl.h @@ -0,0 +1,556 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MK26FN2M0VMD18/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MK26FN2M0VMD18_ +#define _ZEPHYR_DTS_BINDING_MK26FN2M0VMD18_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define TSI0_CH1_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define UART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define FTM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define LPUART0_CTS_b_PTA0 KINETIS_MUX('A',0,5) /* PTA_0 */ +#define JTAG_TCLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define TSI0_CH2_PTA1 KINETIS_MUX('A',1,0) /* PTA_1 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define UART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define FTM0_CH6_PTA1 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a/dts/nxp/kinetis/MK26FN2M0VMI18-pinctrl.h b/dts/nxp/kinetis/MK26FN2M0VMI18-pinctrl.h new file mode 100644 index 000000000..67e1dcd22 --- /dev/null +++ b/dts/nxp/kinetis/MK26FN2M0VMI18-pinctrl.h @@ -0,0 +1,631 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MK26FN2M0VMI18/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MK26FN2M0VMI18_ +#define _ZEPHYR_DTS_BINDING_MK26FN2M0VMI18_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define TSI0_CH1_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define UART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define FTM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define LPUART0_CTS_b_PTA0 KINETIS_MUX('A',0,5) /* PTA_0 */ +#define JTAG_TCLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define TSI0_CH2_PTA1 KINETIS_MUX('A',1,0) /* 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a/dts/nxp/kinetis/MK28FN2M0ACAU15R-pinctrl.h b/dts/nxp/kinetis/MK28FN2M0ACAU15R-pinctrl.h new file mode 100644 index 000000000..1980a3202 --- /dev/null +++ b/dts/nxp/kinetis/MK28FN2M0ACAU15R-pinctrl.h @@ -0,0 +1,716 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MK28FN2M0ACAU15R/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MK28FN2M0ACAU15R_ +#define _ZEPHYR_DTS_BINDING_MK28FN2M0ACAU15R_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define LPUART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define FTM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define FXIO0_D10_PTA0 KINETIS_MUX('A',0,5) /* PTA_0 */ +#define JTAG_TCLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define LPUART0_RX_PTA1 KINETIS_MUX('A',1,2) /* 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* for MK28FN2M0AVMI15/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MK28FN2M0AVMI15_ +#define _ZEPHYR_DTS_BINDING_MK28FN2M0AVMI15_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define LPUART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define FTM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define FXIO0_D10_PTA0 KINETIS_MUX('A',0,5) /* PTA_0 */ +#define JTAG_TCLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define LPUART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define FTM0_CH6_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define I2C3_SDA_PTA1 KINETIS_MUX('A',1,4) /* PTA_1 */ +#define FXIO0_D11_PTA1 KINETIS_MUX('A',1,5) /* PTA_1 */ +#define JTAG_TDI_PTA1 KINETIS_MUX('A',1,7) /* PTA_1 */ +#define PTA2 KINETIS_MUX('A',2,1) /* PTA_2 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*/ +#define PTA6 KINETIS_MUX('A',6,1) /* PTA_6 */ +#define I2C2_SCL_PTA6 KINETIS_MUX('A',6,2) /* PTA_6 */ +#define FTM0_CH3_PTA6 KINETIS_MUX('A',6,3) /* PTA_6 */ +#define CLKOUT_PTA6 KINETIS_MUX('A',6,5) /* PTA_6 */ +#define TRACE_CLKOUT_PTA6 KINETIS_MUX('A',6,7) /* PTA_6 */ +#define ADC0_SE10_PTA7 KINETIS_MUX('A',7,0) /* PTA_7 */ +#define PTA7 KINETIS_MUX('A',7,1) /* PTA_7 */ +#define I2C2_SDA_PTA7 KINETIS_MUX('A',7,2) /* PTA_7 */ +#define FTM0_CH4_PTA7 KINETIS_MUX('A',7,3) /* PTA_7 */ +#define TRACE_D3_PTA7 KINETIS_MUX('A',7,7) /* PTA_7 */ +#define ADC0_SE11_PTA8 KINETIS_MUX('A',8,0) /* PTA_8 */ +#define PTA8 KINETIS_MUX('A',8,1) /* PTA_8 */ +#define I2C1_SCL_PTA8 KINETIS_MUX('A',8,2) /* PTA_8 */ +#define FTM1_CH0_PTA8 KINETIS_MUX('A',8,3) /* PTA_8 */ +#define TPM1_CH0_PTA8 KINETIS_MUX('A',8,6) /* PTA_8 */ +#define FTM1_QD_PHA_PTA8 KINETIS_MUX('A',8,6) /* PTA_8 */ +#define TRACE_D2_PTA8 KINETIS_MUX('A',8,7) /* PTA_8 */ +#define PTA9 KINETIS_MUX('A',9,1) /* PTA_9 */ +#define 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+#define PTD2 KINETIS_MUX('D',2,1) /* PTD_2 */ +#define SPI0_SOUT_PTD2 KINETIS_MUX('D',2,2) /* PTD_2 */ +#define UART2_RX_PTD2 KINETIS_MUX('D',2,3) /* PTD_2 */ +#define FTM3_CH2_PTD2 KINETIS_MUX('D',2,4) /* PTD_2 */ +#define I2C0_SCL_PTD2 KINETIS_MUX('D',2,7) /* PTD_2 */ +#define PTD3 KINETIS_MUX('D',3,1) /* PTD_3 */ +#define SPI0_SIN_PTD3 KINETIS_MUX('D',3,2) /* PTD_3 */ +#define UART2_TX_PTD3 KINETIS_MUX('D',3,3) /* PTD_3 */ +#define FTM3_CH3_PTD3 KINETIS_MUX('D',3,4) /* PTD_3 */ +#define I2C0_SDA_PTD3 KINETIS_MUX('D',3,7) /* PTD_3 */ +#define LLWU_P14_PTD4 KINETIS_MUX('D',4,1) /* PTD_4 */ +#define PTD4 KINETIS_MUX('D',4,1) /* PTD_4 */ +#define SPI0_PCS1_PTD4 KINETIS_MUX('D',4,2) /* PTD_4 */ +#define UART0_RTS_b_PTD4 KINETIS_MUX('D',4,3) /* PTD_4 */ +#define FTM0_CH4_PTD4 KINETIS_MUX('D',4,4) /* PTD_4 */ +#define EWM_IN_PTD4 KINETIS_MUX('D',4,6) /* PTD_4 */ +#define SPI1_PCS0_PTD4 KINETIS_MUX('D',4,7) /* PTD_4 */ +#define ADC0_SE6b_PTD5 KINETIS_MUX('D',5,0) /* PTD_5 */ +#define PTD5 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KINETIS_MUX('E',4,1) /* PTE_4 */ +#define LLWU_P2_PTE4 KINETIS_MUX('E',4,1) /* PTE_4 */ +#define SPI1_PCS0_PTE4 KINETIS_MUX('E',4,2) /* PTE_4 */ +#define UART3_TX_PTE4 KINETIS_MUX('E',4,3) /* PTE_4 */ +#define SDHC0_D3_PTE4 KINETIS_MUX('E',4,4) /* PTE_4 */ +#define TRACE_D0_PTE4 KINETIS_MUX('E',4,5) /* PTE_4 */ +#define PTE5 KINETIS_MUX('E',5,1) /* PTE_5 */ +#define SPI1_PCS2_PTE5 KINETIS_MUX('E',5,2) /* PTE_5 */ +#define UART3_RX_PTE5 KINETIS_MUX('E',5,3) /* PTE_5 */ +#define SDHC0_D2_PTE5 KINETIS_MUX('E',5,4) /* PTE_5 */ +#define FTM3_CH0_PTE5 KINETIS_MUX('E',5,6) /* PTE_5 */ +#define PTE6 KINETIS_MUX('E',6,1) /* PTE_6 */ +#define SPI1_PCS3_PTE6 KINETIS_MUX('E',6,2) /* PTE_6 */ +#define UART3_CTS_b_PTE6 KINETIS_MUX('E',6,3) /* PTE_6 */ +#define I2S0_MCLK_PTE6 KINETIS_MUX('E',6,4) /* PTE_6 */ +#define FTM3_CH1_PTE6 KINETIS_MUX('E',6,6) /* PTE_6 */ +#define USB_SOF_OUT_PTE6 KINETIS_MUX('E',6,7) /* PTE_6 */ +#define ADC0_SE17_PTE24 KINETIS_MUX('E',24,0) /* PTE_24 */ +#define PTE24 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b/dts/nxp/kinetis/MK64FX512VLQ12-pinctrl.h @@ -0,0 +1,497 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MK64FX512VLQ12/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MK64FX512VLQ12_ +#define _ZEPHYR_DTS_BINDING_MK64FX512VLQ12_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define UART0_COL_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define UART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define FTM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define JTAG_TCLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define UART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define FTM0_CH6_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define JTAG_TDI_PTA1 KINETIS_MUX('A',1,7) /* PTA_1 */ +#define PTA2 KINETIS_MUX('A',2,1) /* PTA_2 */ +#define UART0_TX_PTA2 KINETIS_MUX('A',2,2) /* PTA_2 */ +#define FTM0_CH7_PTA2 KINETIS_MUX('A',2,3) /* PTA_2 */ +#define JTAG_TDO_PTA2 KINETIS_MUX('A',2,7) /* PTA_2 */ +#define TRACE_SWO_PTA2 KINETIS_MUX('A',2,7) /* PTA_2 */ +#define PTA3 KINETIS_MUX('A',3,1) /* PTA_3 */ +#define UART0_RTS_b_PTA3 KINETIS_MUX('A',3,2) /* PTA_3 */ +#define FTM0_CH0_PTA3 KINETIS_MUX('A',3,3) /* PTA_3 */ +#define JTAG_TMS_PTA3 KINETIS_MUX('A',3,7) /* PTA_3 */ +#define PTA4 KINETIS_MUX('A',4,1) /* PTA_4 */ +#define LLWU_P3_PTA4 KINETIS_MUX('A',4,1) /* PTA_4 */ +#define FTM0_CH1_PTA4 KINETIS_MUX('A',4,3) /* PTA_4 */ +#define NMI_b_PTA4 KINETIS_MUX('A',4,7) /* PTA_4 */ +#define PTA5 KINETIS_MUX('A',5,1) /* PTA_5 */ +#define USB_CLKIN_PTA5 KINETIS_MUX('A',5,2) /* PTA_5 */ +#define FTM0_CH2_PTA5 KINETIS_MUX('A',5,3) /* PTA_5 */ +#define RMII0_RXER_PTA5 KINETIS_MUX('A',5,4) /* PTA_5 */ +#define MII0_RXER_PTA5 KINETIS_MUX('A',5,4) /* PTA_5 */ +#define CMP2_OUT_PTA5 KINETIS_MUX('A',5,5) /* PTA_5 */ +#define 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_ZEPHYR_DTS_BINDING_MK64FX512VMD12_ +#define _ZEPHYR_DTS_BINDING_MK64FX512VMD12_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define UART0_COL_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define UART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define FTM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define JTAG_TCLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define UART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define FTM0_CH6_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define JTAG_TDI_PTA1 KINETIS_MUX('A',1,7) /* PTA_1 */ +#define PTA2 KINETIS_MUX('A',2,1) /* PTA_2 */ +#define UART0_TX_PTA2 KINETIS_MUX('A',2,2) /* PTA_2 */ +#define FTM0_CH7_PTA2 KINETIS_MUX('A',2,3) /* PTA_2 */ +#define JTAG_TDO_PTA2 KINETIS_MUX('A',2,7) /* PTA_2 */ +#define TRACE_SWO_PTA2 KINETIS_MUX('A',2,7) /* PTA_2 */ +#define PTA3 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gen_soc_headers.py + * for MK65FX1M0CAC18/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MK65FX1M0CAC18_ +#define _ZEPHYR_DTS_BINDING_MK65FX1M0CAC18_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define TSI0_CH1_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define UART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define FTM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define LPUART0_CTS_b_PTA0 KINETIS_MUX('A',0,5) /* PTA_0 */ +#define JTAG_TCLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define TSI0_CH2_PTA1 KINETIS_MUX('A',1,0) /* PTA_1 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define UART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define FTM0_CH6_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define I2C3_SDA_PTA1 KINETIS_MUX('A',1,4) /* PTA_1 */ +#define LPUART0_RX_PTA1 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+#define FTM3_FLT0_PTD12 KINETIS_MUX('D',12,3) /* PTD_12 */ +#define SDHC0_D4_PTD12 KINETIS_MUX('D',12,4) /* PTD_12 */ +#define PTD13 KINETIS_MUX('D',13,1) /* PTD_13 */ +#define SPI2_SOUT_PTD13 KINETIS_MUX('D',13,2) /* PTD_13 */ +#define SDHC0_D5_PTD13 KINETIS_MUX('D',13,4) /* PTD_13 */ +#define PTD14 KINETIS_MUX('D',14,1) /* PTD_14 */ +#define SPI2_SIN_PTD14 KINETIS_MUX('D',14,2) /* PTD_14 */ +#define SDHC0_D6_PTD14 KINETIS_MUX('D',14,4) /* PTD_14 */ +#define PTD15 KINETIS_MUX('D',15,1) /* PTD_15 */ +#define SPI2_PCS1_PTD15 KINETIS_MUX('D',15,2) /* PTD_15 */ +#define SDHC0_D7_PTD15 KINETIS_MUX('D',15,4) /* PTD_15 */ +#define ADC1_SE4a_PTE0 KINETIS_MUX('E',0,0) /* PTE_0 */ +#define PTE0 KINETIS_MUX('E',0,1) /* PTE_0 */ +#define SPI1_PCS1_PTE0 KINETIS_MUX('E',0,2) /* PTE_0 */ +#define UART1_TX_PTE0 KINETIS_MUX('E',0,3) /* PTE_0 */ +#define SDHC0_D1_PTE0 KINETIS_MUX('E',0,4) /* PTE_0 */ +#define TRACE_CLKOUT_PTE0 KINETIS_MUX('E',0,5) /* PTE_0 */ +#define I2C1_SDA_PTE0 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b/dts/nxp/kinetis/MK65FX1M0VMI18-pinctrl.h new file mode 100644 index 000000000..53f95b0fb --- /dev/null +++ b/dts/nxp/kinetis/MK65FX1M0VMI18-pinctrl.h @@ -0,0 +1,675 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MK65FX1M0VMI18/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MK65FX1M0VMI18_ +#define _ZEPHYR_DTS_BINDING_MK65FX1M0VMI18_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define TSI0_CH1_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define UART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define FTM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define LPUART0_CTS_b_PTA0 KINETIS_MUX('A',0,5) /* PTA_0 */ +#define JTAG_TCLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define TSI0_CH2_PTA1 KINETIS_MUX('A',1,0) /* PTA_1 */ +#define PTA1 KINETIS_MUX('A',1,1) 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+#define UART2_RX_PTE17 KINETIS_MUX('E',17,3) /* PTE_17 */ +#define FTM_CLKIN1_PTE17 KINETIS_MUX('E',17,4) /* PTE_17 */ +#define LPTMR0_ALT3_PTE17 KINETIS_MUX('E',17,6) /* PTE_17 */ +#define TPM_CLKIN1_PTE17 KINETIS_MUX('E',17,7) /* PTE_17 */ +#define ADC0_SE6a_PTE18 KINETIS_MUX('E',18,0) /* PTE_18 */ +#define LLWU_P20_PTE18 KINETIS_MUX('E',18,1) /* PTE_18 */ +#define PTE18 KINETIS_MUX('E',18,1) /* PTE_18 */ +#define SPI0_SOUT_PTE18 KINETIS_MUX('E',18,2) /* PTE_18 */ +#define UART2_CTS_b_PTE18 KINETIS_MUX('E',18,3) /* PTE_18 */ +#define I2C0_SDA_PTE18 KINETIS_MUX('E',18,4) /* PTE_18 */ +#define ADC0_SE7a_PTE19 KINETIS_MUX('E',19,0) /* PTE_19 */ +#define PTE19 KINETIS_MUX('E',19,1) /* PTE_19 */ +#define SPI0_SIN_PTE19 KINETIS_MUX('E',19,2) /* PTE_19 */ +#define UART2_RTS_b_PTE19 KINETIS_MUX('E',19,3) /* PTE_19 */ +#define I2C0_SCL_PTE19 KINETIS_MUX('E',19,4) /* PTE_19 */ +#define CMP3_OUT_PTE19 KINETIS_MUX('E',19,6) /* PTE_19 */ +#define ADC0_SE17_PTE24 KINETIS_MUX('E',24,0) /* PTE_24 */ +#define PTE24 KINETIS_MUX('E',24,1) /* PTE_24 */ +#define CAN1_TX_PTE24 KINETIS_MUX('E',24,2) /* PTE_24 */ +#define UART4_TX_PTE24 KINETIS_MUX('E',24,3) /* PTE_24 */ +#define I2C0_SCL_PTE24 KINETIS_MUX('E',24,5) /* PTE_24 */ +#define EWM_OUT_b_PTE24 KINETIS_MUX('E',24,6) /* PTE_24 */ +#define ADC0_SE18_PTE25 KINETIS_MUX('E',25,0) /* PTE_25 */ +#define LLWU_P21_PTE25 KINETIS_MUX('E',25,1) /* PTE_25 */ +#define PTE25 KINETIS_MUX('E',25,1) /* PTE_25 */ +#define CAN1_RX_PTE25 KINETIS_MUX('E',25,2) /* PTE_25 */ +#define UART4_RX_PTE25 KINETIS_MUX('E',25,3) /* PTE_25 */ +#define I2C0_SDA_PTE25 KINETIS_MUX('E',25,5) /* PTE_25 */ +#define EWM_IN_PTE25 KINETIS_MUX('E',25,6) /* PTE_25 */ +#define PTE26 KINETIS_MUX('E',26,1) /* PTE_26 */ +#define ENET_1588_CLKIN_PTE26 KINETIS_MUX('E',26,2) /* PTE_26 */ +#define UART4_CTS_b_PTE26 KINETIS_MUX('E',26,3) /* PTE_26 */ +#define RTC_CLKOUT_PTE26 KINETIS_MUX('E',26,6) /* PTE_26 */ +#define USB0_CLKIN_PTE26 KINETIS_MUX('E',26,7) /* PTE_26 */ +#define PTE27 KINETIS_MUX('E',27,1) /* PTE_27 */ +#define UART4_RTS_b_PTE27 KINETIS_MUX('E',27,3) /* PTE_27 */ +#define PTE28 KINETIS_MUX('E',28,1) /* PTE_28 */ +#endif diff --git a/dts/nxp/kinetis/MK66FX1M0VLQ18-pinctrl.h b/dts/nxp/kinetis/MK66FX1M0VLQ18-pinctrl.h new file mode 100644 index 000000000..4fdf27f7f --- /dev/null +++ b/dts/nxp/kinetis/MK66FX1M0VLQ18-pinctrl.h @@ -0,0 +1,596 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MK66FX1M0VLQ18/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MK66FX1M0VLQ18_ +#define _ZEPHYR_DTS_BINDING_MK66FX1M0VLQ18_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define TSI0_CH1_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define UART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define FTM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* 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PTA_3 */ +#define PTA3 KINETIS_MUX('A',3,1) /* PTA_3 */ +#define UART0_RTS_b_PTA3 KINETIS_MUX('A',3,2) /* PTA_3 */ +#define FTM0_CH0_PTA3 KINETIS_MUX('A',3,3) /* PTA_3 */ +#define LPUART0_RTS_b_PTA3 KINETIS_MUX('A',3,5) /* PTA_3 */ +#define JTAG_TMS_PTA3 KINETIS_MUX('A',3,7) /* PTA_3 */ +#define TSI0_CH5_PTA4 KINETIS_MUX('A',4,0) /* PTA_4 */ +#define PTA4 KINETIS_MUX('A',4,1) /* PTA_4 */ +#define LLWU_P3_PTA4 KINETIS_MUX('A',4,1) /* PTA_4 */ +#define FTM0_CH1_PTA4 KINETIS_MUX('A',4,3) /* PTA_4 */ +#define NMI_b_PTA4 KINETIS_MUX('A',4,7) /* PTA_4 */ +#define PTA5 KINETIS_MUX('A',5,1) /* PTA_5 */ +#define USB0_CLKIN_PTA5 KINETIS_MUX('A',5,2) /* PTA_5 */ +#define FTM0_CH2_PTA5 KINETIS_MUX('A',5,3) /* PTA_5 */ +#define MII0_RXER_PTA5 KINETIS_MUX('A',5,4) /* PTA_5 */ +#define RMII0_RXER_PTA5 KINETIS_MUX('A',5,4) /* PTA_5 */ +#define CMP2_OUT_PTA5 KINETIS_MUX('A',5,5) /* PTA_5 */ +#define I2S0_TX_BCLK_PTA5 KINETIS_MUX('A',5,6) /* PTA_5 */ +#define JTAG_TRST_b_PTA5 KINETIS_MUX('A',5,7) /* PTA_5 */ +#define PTA6 KINETIS_MUX('A',6,1) /* PTA_6 */ +#define FTM0_CH3_PTA6 KINETIS_MUX('A',6,3) /* PTA_6 */ +#define CLKOUT_PTA6 KINETIS_MUX('A',6,5) /* PTA_6 */ +#define TRACE_CLKOUT_PTA6 KINETIS_MUX('A',6,7) /* PTA_6 */ +#define ADC0_SE10_PTA7 KINETIS_MUX('A',7,0) /* PTA_7 */ +#define PTA7 KINETIS_MUX('A',7,1) /* PTA_7 */ +#define FTM0_CH4_PTA7 KINETIS_MUX('A',7,3) /* PTA_7 */ +#define RMII0_MDIO_PTA7 KINETIS_MUX('A',7,5) /* PTA_7 */ +#define MII0_MDIO_PTA7 KINETIS_MUX('A',7,5) /* PTA_7 */ +#define TRACE_D3_PTA7 KINETIS_MUX('A',7,7) /* PTA_7 */ +#define ADC0_SE11_PTA8 KINETIS_MUX('A',8,0) /* PTA_8 */ +#define PTA8 KINETIS_MUX('A',8,1) /* PTA_8 */ +#define FTM1_CH0_PTA8 KINETIS_MUX('A',8,3) /* PTA_8 */ +#define RMII0_MDC_PTA8 KINETIS_MUX('A',8,5) /* PTA_8 */ +#define MII0_MDC_PTA8 KINETIS_MUX('A',8,5) /* PTA_8 */ +#define FTM1_QD_PHA_PTA8 KINETIS_MUX('A',8,6) /* PTA_8 */ +#define TPM1_CH0_PTA8 KINETIS_MUX('A',8,6) /* PTA_8 */ +#define TRACE_D2_PTA8 KINETIS_MUX('A',8,7) /* PTA_8 */ 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gen_soc_headers.py + * for MK66FX1M0VMD18/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MK66FX1M0VMD18_ +#define _ZEPHYR_DTS_BINDING_MK66FX1M0VMD18_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define TSI0_CH1_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define UART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define FTM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define LPUART0_CTS_b_PTA0 KINETIS_MUX('A',0,5) /* PTA_0 */ +#define JTAG_TCLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define TSI0_CH2_PTA1 KINETIS_MUX('A',1,0) /* PTA_1 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define UART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define FTM0_CH6_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define I2C3_SDA_PTA1 KINETIS_MUX('A',1,4) /* PTA_1 */ +#define LPUART0_RX_PTA1 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a/dts/nxp/kinetis/MK80FN256VLL15-pinctrl.h b/dts/nxp/kinetis/MK80FN256VLL15-pinctrl.h new file mode 100644 index 000000000..03393d52c --- /dev/null +++ b/dts/nxp/kinetis/MK80FN256VLL15-pinctrl.h @@ -0,0 +1,473 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MK80FN256VLL15/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MK80FN256VLL15_ +#define _ZEPHYR_DTS_BINDING_MK80FN256VLL15_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define TSI0_CH1_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define LPUART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define FTM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define FXIO0_D10_PTA0 KINETIS_MUX('A',0,5) /* PTA_0 */ +#define EMVSIM0_CLK_PTA0 KINETIS_MUX('A',0,6) /* PTA_0 */ +#define JTAG_TCLK_PTA0 KINETIS_MUX('A',0,7) /* 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PTA_5 */ +#define JTAG_TRST_b_PTA5 KINETIS_MUX('A',5,7) /* PTA_5 */ +#define PTA12 KINETIS_MUX('A',12,1) /* PTA_12 */ +#define FTM1_CH0_PTA12 KINETIS_MUX('A',12,3) /* PTA_12 */ +#define TRACE_CLKOUT_PTA12 KINETIS_MUX('A',12,4) /* PTA_12 */ +#define FXIO0_D18_PTA12 KINETIS_MUX('A',12,5) /* PTA_12 */ +#define I2S0_TXD0_PTA12 KINETIS_MUX('A',12,6) /* PTA_12 */ +#define TPM1_CH0_PTA12 KINETIS_MUX('A',12,7) /* PTA_12 */ +#define FTM1_QD_PHA_PTA12 KINETIS_MUX('A',12,7) /* PTA_12 */ +#define PTA13 KINETIS_MUX('A',13,1) /* PTA_13 */ +#define LLWU_P4_PTA13 KINETIS_MUX('A',13,1) /* PTA_13 */ +#define FTM1_CH1_PTA13 KINETIS_MUX('A',13,3) /* PTA_13 */ +#define TRACE_D3_PTA13 KINETIS_MUX('A',13,4) /* PTA_13 */ +#define FXIO0_D19_PTA13 KINETIS_MUX('A',13,5) /* PTA_13 */ +#define I2S0_TX_FS_PTA13 KINETIS_MUX('A',13,6) /* PTA_13 */ +#define TPM1_CH1_PTA13 KINETIS_MUX('A',13,7) /* PTA_13 */ +#define FTM1_QD_PHB_PTA13 KINETIS_MUX('A',13,7) /* PTA_13 */ +#define PTA14 KINETIS_MUX('A',14,1) /* PTA_14 */ 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/* PTE_10 */ +#define QSPI0B_DATA1_PTE10 KINETIS_MUX('E',10,5) /* PTE_10 */ +#define FTM3_CH5_PTE10 KINETIS_MUX('E',10,6) /* PTE_10 */ +#define SDHC0_D7_PTE10 KINETIS_MUX('E',10,7) /* PTE_10 */ +#define PTE11 KINETIS_MUX('E',11,1) /* PTE_11 */ +#define I2C3_SCL_PTE11 KINETIS_MUX('E',11,2) /* PTE_11 */ +#define SPI2_PCS0_PTE11 KINETIS_MUX('E',11,3) /* PTE_11 */ +#define I2S0_TX_FS_PTE11 KINETIS_MUX('E',11,4) /* PTE_11 */ +#define QSPI0B_SS0_B_PTE11 KINETIS_MUX('E',11,5) /* PTE_11 */ +#define FTM3_CH6_PTE11 KINETIS_MUX('E',11,6) /* PTE_11 */ +#define QSPI0A_DQS_PTE11 KINETIS_MUX('E',11,7) /* PTE_11 */ +#endif diff --git a/dts/nxp/kinetis/MK80FN256VLQ15-pinctrl.h b/dts/nxp/kinetis/MK80FN256VLQ15-pinctrl.h new file mode 100644 index 000000000..68e0dfa31 --- /dev/null +++ b/dts/nxp/kinetis/MK80FN256VLQ15-pinctrl.h @@ -0,0 +1,630 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MK80FN256VLQ15/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MK80FN256VLQ15_ +#define _ZEPHYR_DTS_BINDING_MK80FN256VLQ15_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define TSI0_CH1_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define LPUART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define FTM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define FXIO0_D10_PTA0 KINETIS_MUX('A',0,5) /* PTA_0 */ +#define EMVSIM0_CLK_PTA0 KINETIS_MUX('A',0,6) /* PTA_0 */ +#define JTAG_TCLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define TSI0_CH2_PTA1 KINETIS_MUX('A',1,0) /* PTA_1 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define LPUART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define FTM0_CH6_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define I2C3_SDA_PTA1 KINETIS_MUX('A',1,4) /* PTA_1 */ +#define FXIO0_D11_PTA1 KINETIS_MUX('A',1,5) /* PTA_1 */ +#define EMVSIM0_IO_PTA1 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*/ +#define PTE19 KINETIS_MUX('E',19,1) /* PTE_19 */ +#define SPI0_SIN_PTE19 KINETIS_MUX('E',19,2) /* PTE_19 */ +#define LPUART2_RTS_b_PTE19 KINETIS_MUX('E',19,3) /* PTE_19 */ +#define I2C0_SCL_PTE19 KINETIS_MUX('E',19,4) /* PTE_19 */ +#define FXIO0_D7_PTE19 KINETIS_MUX('E',19,7) /* PTE_19 */ +#endif diff --git a/dts/nxp/kinetis/MKE12Z128VLF7-pinctrl.h b/dts/nxp/kinetis/MKE12Z128VLF7-pinctrl.h new file mode 100644 index 000000000..f02e3af2a --- /dev/null +++ b/dts/nxp/kinetis/MKE12Z128VLF7-pinctrl.h @@ -0,0 +1,205 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MKE12Z128VLF7/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MKE12Z128VLF7_ +#define _ZEPHYR_DTS_BINDING_MKE12Z128VLF7_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define ACMP0_IN0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 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for MKE12Z128VLH7/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MKE12Z128VLH7_ +#define _ZEPHYR_DTS_BINDING_MKE12Z128VLH7_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define ACMP0_IN0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define FTM2_CH1_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define LPI2C0_SCLS_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define FXIO_D2_PTA0 KINETIS_MUX('A',0,4) /* PTA_0 */ +#define LPUART0_CTS_PTA0 KINETIS_MUX('A',0,6) /* PTA_0 */ +#define TRGMUX_OUT3_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define TRGMUX_OUT3_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define ACMP0_IN1_PTA1 KINETIS_MUX('A',1,0) /* PTA_1 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define FTM1_CH1_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define 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* for MKE12Z256VLF7/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MKE12Z256VLF7_ +#define _ZEPHYR_DTS_BINDING_MKE12Z256VLF7_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define ACMP0_IN0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define FTM2_CH1_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define LPI2C0_SCLS_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define FXIO_D2_PTA0 KINETIS_MUX('A',0,4) /* PTA_0 */ +#define LPUART0_CTS_PTA0 KINETIS_MUX('A',0,6) /* PTA_0 */ +#define TRGMUX_OUT3_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define TRGMUX_OUT3_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define ACMP0_IN1_PTA1 KINETIS_MUX('A',1,0) /* PTA_1 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define FTM1_CH1_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define 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b/dts/nxp/kinetis/MKE12Z256VLL7-pinctrl.h @@ -0,0 +1,339 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MKE12Z256VLL7/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MKE12Z256VLL7_ +#define _ZEPHYR_DTS_BINDING_MKE12Z256VLL7_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define ACMP0_IN0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define FTM2_CH1_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define LPI2C0_SCLS_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define FXIO_D2_PTA0 KINETIS_MUX('A',0,4) /* PTA_0 */ +#define LPUART0_CTS_PTA0 KINETIS_MUX('A',0,6) /* PTA_0 */ +#define TRGMUX_OUT3_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define TRGMUX_OUT3_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define ACMP0_IN1_PTA1 KINETIS_MUX('A',1,0) /* PTA_1 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PTE_0 */ +#define PTE0 KINETIS_MUX('E',0,1) /* PTE_0 */ +#define LPSPI0_SCK_PTE0 KINETIS_MUX('E',0,2) /* PTE_0 */ +#define TCLK1_PTE0 KINETIS_MUX('E',0,3) /* PTE_0 */ +#define TSI0_CH6_PTE1 KINETIS_MUX('E',1,0) /* PTE_1 */ +#define PTE1 KINETIS_MUX('E',1,1) /* PTE_1 */ +#define LPSPI0_SIN_PTE1 KINETIS_MUX('E',1,2) /* PTE_1 */ +#define LPI2C0_HREQ_PTE1 KINETIS_MUX('E',1,3) /* PTE_1 */ +#define TSI0_CH1_PTE2 KINETIS_MUX('E',2,0) /* PTE_2 */ +#define PTE2 KINETIS_MUX('E',2,1) /* PTE_2 */ +#define LPSPI0_SOUT_PTE2 KINETIS_MUX('E',2,2) /* PTE_2 */ +#define LPTMR0_ALT3_PTE2 KINETIS_MUX('E',2,3) /* PTE_2 */ +#define PWT_IN3_PTE2 KINETIS_MUX('E',2,5) /* PTE_2 */ +#define LPUART1_CTS_PTE2 KINETIS_MUX('E',2,6) /* PTE_2 */ +#define TSI0_CH18_PTE3 KINETIS_MUX('E',3,0) /* PTE_3 */ +#define ADC0_SE6_PTE3 KINETIS_MUX('E',3,0) /* PTE_3 */ +#define PTE3 KINETIS_MUX('E',3,1) /* PTE_3 */ +#define FTM0_FLT0/TRGMUX_IN6_PTE3_PTE3_PTE3_PTE3_PTE3_PTE3_PTE3_PTE3_PTE3 KINETIS_MUX('E',3,2) /* PTE_3 */ +#define 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PTE_6 */ +#define LPSPI0_PCS2_PTE6 KINETIS_MUX('E',6,2) /* PTE_6 */ +#define LPUART1_RTS_PTE6 KINETIS_MUX('E',6,6) /* PTE_6 */ +#define PTE7 KINETIS_MUX('E',7,1) /* PTE_7 */ +#define FTM0_CH7_PTE7 KINETIS_MUX('E',7,2) /* PTE_7 */ +#define TSI0_CH22_PTE8 KINETIS_MUX('E',8,0) /* PTE_8 */ +#define ACMP0_IN3_PTE8 KINETIS_MUX('E',8,0) /* PTE_8 */ +#define ADC0_SE1_PTE8 KINETIS_MUX('E',8,0) /* PTE_8 */ +#define PTE8 KINETIS_MUX('E',8,1) /* PTE_8 */ +#define FTM0_CH6_PTE8 KINETIS_MUX('E',8,2) /* PTE_8 */ +#define TSI0_CH21_PTE9 KINETIS_MUX('E',9,0) /* PTE_9 */ +#define ADC0_SE0_PTE9 KINETIS_MUX('E',9,0) /* PTE_9 */ +#define PTE9 KINETIS_MUX('E',9,1) /* PTE_9 */ +#define FTM0_CH7_PTE9 KINETIS_MUX('E',9,2) /* PTE_9 */ +#define LPUART2_CTS_PTE9 KINETIS_MUX('E',9,3) /* PTE_9 */ +#define TSI0_CH10_PTE10 KINETIS_MUX('E',10,0) /* PTE_10 */ +#define PTE10 KINETIS_MUX('E',10,1) /* PTE_10 */ +#define CLKOUT_PTE10 KINETIS_MUX('E',10,2) /* PTE_10 */ +#define FXIO_D4_PTE10 KINETIS_MUX('E',10,6) /* PTE_10 */ +#define TRGMUX_OUT4_PTE10 KINETIS_MUX('E',10,7) /* PTE_10 */ +#define TRGMUX_OUT4_PTE10_PTE10_PTE10_PTE10_PTE10_PTE10_PTE10_PTE10 KINETIS_MUX('E',10,7) /* PTE_10 */ +#define TSI0_CH9_PTE11 KINETIS_MUX('E',11,0) /* PTE_11 */ +#define PTE11 KINETIS_MUX('E',11,1) /* PTE_11 */ +#define PWT_IN1_PTE11 KINETIS_MUX('E',11,2) /* PTE_11 */ +#define LPTMR0_ALT1_PTE11 KINETIS_MUX('E',11,3) /* PTE_11 */ +#define FXIO_D5_PTE11 KINETIS_MUX('E',11,6) /* PTE_11 */ +#define TRGMUX_OUT5_PTE11_PTE11_PTE11_PTE11_PTE11_PTE11_PTE11_PTE11 KINETIS_MUX('E',11,7) /* PTE_11 */ +#define TRGMUX_OUT5_PTE11 KINETIS_MUX('E',11,7) /* PTE_11 */ +#define PTE12 KINETIS_MUX('E',12,1) /* PTE_12 */ +#define FTM0_FLT3_PTE12 KINETIS_MUX('E',12,2) /* PTE_12 */ +#define LPUART2_TX_PTE12 KINETIS_MUX('E',12,3) /* PTE_12 */ +#define TRGMUX_OUT3_PTE12 KINETIS_MUX('E',12,7) /* PTE_12 */ +#define TRGMUX_OUT3_PTE12_PTE12_PTE12_PTE12_PTE12_PTE12_PTE12_PTE12 KINETIS_MUX('E',12,7) /* PTE_12 */ +#define TSI0_CH15_PTE13 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PTA_7 */ +#define LPSPI0_PCS3_PTA7 KINETIS_MUX('A',7,3) /* PTA_7 */ +#define RTC_CLKIN_PTA7 KINETIS_MUX('A',7,4) /* PTA_7 */ +#define LPUART1_RTS_PTA7 KINETIS_MUX('A',7,6) /* PTA_7 */ +#define TSI0_CH5_PTA10 KINETIS_MUX('A',10,0) /* PTA_10 */ +#define PTA10 KINETIS_MUX('A',10,1) /* PTA_10 */ +#define LPUART0_TX_PTA10 KINETIS_MUX('A',10,3) /* PTA_10 */ +#define FXIO_D0_PTA10 KINETIS_MUX('A',10,4) /* PTA_10 */ +#define TSI0_CH4_PTA11 KINETIS_MUX('A',11,0) /* PTA_11 */ +#define PTA11 KINETIS_MUX('A',11,1) /* PTA_11 */ +#define LPUART0_RX_PTA11 KINETIS_MUX('A',11,3) /* PTA_11 */ +#define FXIO_D1_PTA11 KINETIS_MUX('A',11,4) /* PTA_11 */ +#define TSI0_CH3_PTA12 KINETIS_MUX('A',12,0) /* PTA_12 */ +#define PTA12 KINETIS_MUX('A',12,1) /* PTA_12 */ +#define LPI2C1_SDAS_PTA12 KINETIS_MUX('A',12,4) /* PTA_12 */ +#define LPUART0_TX_PTA12 KINETIS_MUX('A',12,5) /* PTA_12 */ +#define TSI0_CH2_PTA13 KINETIS_MUX('A',13,0) /* PTA_13 */ +#define PTA13 KINETIS_MUX('A',13,1) /* PTA_13 */ +#define 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+#define ADC0_SE18_PTB3 KINETIS_MUX('B',3,0) /* PTB_3 */ +#define PTB3 KINETIS_MUX('B',3,1) /* PTB_3 */ +#define FTM1_CH1_PTB3 KINETIS_MUX('B',3,2) /* PTB_3 */ +#define LPSPI0_SIN_PTB3 KINETIS_MUX('B',3,3) /* PTB_3 */ +#define TRGMUX_IN2_PTB3 KINETIS_MUX('B',3,6) /* PTB_3 */ +#define ADC0_SE5_PTB4 KINETIS_MUX('B',4,0) /* PTB_4 */ +#define TSI0_CH24_PTB4 KINETIS_MUX('B',4,0) /* PTB_4 */ +#define PTB4 KINETIS_MUX('B',4,1) /* PTB_4 */ +#define FTM0_CH4_PTB4 KINETIS_MUX('B',4,2) /* PTB_4 */ +#define LPSPI0_SOUT_PTB4 KINETIS_MUX('B',4,3) /* PTB_4 */ +#define TRGMUX_IN1_PTB4 KINETIS_MUX('B',4,6) /* PTB_4 */ +#define TSI0_CH23_PTB5 KINETIS_MUX('B',5,0) /* PTB_5 */ +#define ADC0_SE3_PTB5 KINETIS_MUX('B',5,0) /* PTB_5 */ +#define PTB5 KINETIS_MUX('B',5,1) /* PTB_5 */ +#define FTM0_CH5_PTB5 KINETIS_MUX('B',5,2) /* PTB_5 */ +#define LPSPI0_PCS1_PTB5 KINETIS_MUX('B',5,3) /* PTB_5 */ +#define TRGMUX_IN0_PTB5 KINETIS_MUX('B',5,6) /* PTB_5 */ +#define XTAL_PTB6 KINETIS_MUX('B',6,0) /* PTB_6 */ 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file mode 100644 index 000000000..6d7892ecd --- /dev/null +++ b/dts/nxp/kinetis/MKE13Z512VLL9-pinctrl.h @@ -0,0 +1,403 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MKE13Z512VLL9/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MKE13Z512VLL9_ +#define _ZEPHYR_DTS_BINDING_MKE13Z512VLL9_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define ACMP0_IN0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define FTM2_CH1_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define LPI2C0_SCLS_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define FXIO_D2_PTA0 KINETIS_MUX('A',0,4) /* PTA_0 */ +#define LPUART0_CTS_PTA0 KINETIS_MUX('A',0,6) /* PTA_0 */ +#define TRGMUX_OUT3_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define TRGMUX_OUT3_PTA0 KINETIS_MUX('A',0,7) /* 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TRGMUX_OUT5_PTE13 KINETIS_MUX('E',13,7) /* PTE_13 */ +#define PTE14 KINETIS_MUX('E',14,1) /* PTE_14 */ +#define FTM0_FLT1_PTE14 KINETIS_MUX('E',14,2) /* PTE_14 */ +#define TRGMUX_OUT4_PTE14 KINETIS_MUX('E',14,7) /* PTE_14 */ +#define TRGMUX_OUT4_PTE14_PTE14_PTE14_PTE14_PTE14_PTE14_PTE14_PTE14 KINETIS_MUX('E',14,7) /* PTE_14 */ +#define TSI0_CH14_PTE15 KINETIS_MUX('E',15,0) /* PTE_15 */ +#define PTE15 KINETIS_MUX('E',15,1) /* PTE_15 */ +#define FXIO_D2_PTE15 KINETIS_MUX('E',15,6) /* PTE_15 */ +#define TRGMUX_OUT6_PTE15 KINETIS_MUX('E',15,7) /* PTE_15 */ +#define TRGMUX_OUT6_PTE15_PTE15_PTE15_PTE15_PTE15_PTE15_PTE15_PTE15 KINETIS_MUX('E',15,7) /* PTE_15 */ +#define TSI0_CH13_PTE16 KINETIS_MUX('E',16,0) /* PTE_16 */ +#define PTE16 KINETIS_MUX('E',16,1) /* PTE_16 */ +#define FXIO_D3_PTE16 KINETIS_MUX('E',16,6) /* PTE_16 */ +#define TRGMUX_OUT7_PTE16 KINETIS_MUX('E',16,7) /* PTE_16 */ +#define TRGMUX_OUT7_PTE16_PTE16_PTE16_PTE16_PTE16_PTE16_PTE16_PTE16 KINETIS_MUX('E',16,7) /* PTE_16 */ +#endif diff --git a/dts/nxp/kinetis/MKE14Z128VLH7-pinctrl.h b/dts/nxp/kinetis/MKE14Z128VLH7-pinctrl.h new file mode 100644 index 000000000..9572a0d63 --- /dev/null +++ b/dts/nxp/kinetis/MKE14Z128VLH7-pinctrl.h @@ -0,0 +1,280 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MKE14Z128VLH7/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MKE14Z128VLH7_ +#define _ZEPHYR_DTS_BINDING_MKE14Z128VLH7_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define ADC0_SE0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define ACMP0_IN0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define FTM2_CH1_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define LPI2C0_SCLS_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define FXIO_D2_PTA0 KINETIS_MUX('A',0,4) /* PTA_0 */ +#define FTM2_QD_PHA_PTA0 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*/ +#define ADC0_SE4_PTB0 KINETIS_MUX('B',0,0) /* PTB_0 */ +#define PTB0 KINETIS_MUX('B',0,1) /* PTB_0 */ +#define LPUART0_RX_PTB0 KINETIS_MUX('B',0,2) /* PTB_0 */ +#define LPSPI0_PCS0_PTB0 KINETIS_MUX('B',0,3) /* PTB_0 */ +#define LPTMR0_ALT3_PTB0 KINETIS_MUX('B',0,4) /* PTB_0 */ +#define PWT_IN3_PTB0 KINETIS_MUX('B',0,5) /* PTB_0 */ +#define ADC0_SE5_PTB1 KINETIS_MUX('B',1,0) /* PTB_1 */ +#define PTB1 KINETIS_MUX('B',1,1) /* PTB_1 */ +#define LPUART0_TX_PTB1 KINETIS_MUX('B',1,2) /* PTB_1 */ +#define LPSPI0_SOUT_PTB1 KINETIS_MUX('B',1,3) /* PTB_1 */ +#define TCLK0_PTB1 KINETIS_MUX('B',1,4) /* PTB_1 */ +#define ADC0_SE6_PTB2 KINETIS_MUX('B',2,0) /* PTB_2 */ +#define PTB2 KINETIS_MUX('B',2,1) /* PTB_2 */ +#define FTM1_CH0_PTB2 KINETIS_MUX('B',2,2) /* PTB_2 */ +#define LPSPI0_SCK_PTB2 KINETIS_MUX('B',2,3) /* PTB_2 */ +#define FTM1_QD_PHB_PTB2 KINETIS_MUX('B',2,4) /* PTB_2 */ +#define TRGMUX_IN3_PTB2 KINETIS_MUX('B',2,6) /* PTB_2 */ +#define ADC0_SE7_PTB3 KINETIS_MUX('B',3,0) /* PTB_3 */ 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+#define FTM2_QD_PHA_PTE5 KINETIS_MUX('E',5,3) /* PTE_5 */ +#define FTM2_CH3_PTE5 KINETIS_MUX('E',5,4) /* PTE_5 */ +#define FXIO_D7_PTE5 KINETIS_MUX('E',5,6) /* PTE_5 */ +#define EWM_IN_PTE5 KINETIS_MUX('E',5,7) /* PTE_5 */ +#define ADC1_SE11_PTE6 KINETIS_MUX('E',6,0) /* PTE_6 */ +#define PTE6 KINETIS_MUX('E',6,1) /* PTE_6 */ +#define LPSPI0_PCS2_PTE6 KINETIS_MUX('E',6,2) /* PTE_6 */ +#define LPUART1_RTS_PTE6 KINETIS_MUX('E',6,6) /* PTE_6 */ +#define PTE7 KINETIS_MUX('E',7,1) /* PTE_7 */ +#define FTM0_CH7_PTE7 KINETIS_MUX('E',7,2) /* PTE_7 */ +#define ACMP0_IN3_PTE8 KINETIS_MUX('E',8,0) /* PTE_8 */ +#define PTE8 KINETIS_MUX('E',8,1) /* PTE_8 */ +#define FTM0_CH6_PTE8 KINETIS_MUX('E',8,2) /* PTE_8 */ +#define DAC0_OUT_PTE9 KINETIS_MUX('E',9,0) /* PTE_9 */ +#define PTE9 KINETIS_MUX('E',9,1) /* PTE_9 */ +#define FTM0_CH7_PTE9 KINETIS_MUX('E',9,2) /* PTE_9 */ +#define LPUART2_CTS_PTE9 KINETIS_MUX('E',9,3) /* PTE_9 */ +#define PTE10 KINETIS_MUX('E',10,1) /* PTE_10 */ +#define CLKOUT_PTE10 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Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MKE14Z128VLL7_ +#define _ZEPHYR_DTS_BINDING_MKE14Z128VLL7_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define ADC0_SE0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define ACMP0_IN0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define FTM2_CH1_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define LPI2C0_SCLS_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define FXIO_D2_PTA0 KINETIS_MUX('A',0,4) /* PTA_0 */ +#define FTM2_QD_PHA_PTA0 KINETIS_MUX('A',0,5) /* PTA_0 */ +#define LPUART0_CTS_PTA0 KINETIS_MUX('A',0,6) /* PTA_0 */ +#define TRGMUX_OUT3_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define TRGMUX_OUT3_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define ADC0_SE1_PTA1 KINETIS_MUX('A',1,0) /* PTA_1 */ +#define ACMP0_IN1_PTA1 KINETIS_MUX('A',1,0) /* PTA_1 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a/dts/nxp/kinetis/MKE14Z256VLH7-pinctrl.h b/dts/nxp/kinetis/MKE14Z256VLH7-pinctrl.h new file mode 100644 index 000000000..f973f13be --- /dev/null +++ b/dts/nxp/kinetis/MKE14Z256VLH7-pinctrl.h @@ -0,0 +1,280 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MKE14Z256VLH7/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MKE14Z256VLH7_ +#define _ZEPHYR_DTS_BINDING_MKE14Z256VLH7_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define ADC0_SE0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define ACMP0_IN0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define FTM2_CH1_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define LPI2C0_SCLS_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define FXIO_D2_PTA0 KINETIS_MUX('A',0,4) /* PTA_0 */ +#define FTM2_QD_PHA_PTA0 KINETIS_MUX('A',0,5) /* PTA_0 */ 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+#define FTM2_QD_PHA_PTE5 KINETIS_MUX('E',5,3) /* PTE_5 */ +#define FTM2_CH3_PTE5 KINETIS_MUX('E',5,4) /* PTE_5 */ +#define FXIO_D7_PTE5 KINETIS_MUX('E',5,6) /* PTE_5 */ +#define EWM_IN_PTE5 KINETIS_MUX('E',5,7) /* PTE_5 */ +#define ADC1_SE11_PTE6 KINETIS_MUX('E',6,0) /* PTE_6 */ +#define PTE6 KINETIS_MUX('E',6,1) /* PTE_6 */ +#define LPSPI0_PCS2_PTE6 KINETIS_MUX('E',6,2) /* PTE_6 */ +#define LPUART1_RTS_PTE6 KINETIS_MUX('E',6,6) /* PTE_6 */ +#define PTE7 KINETIS_MUX('E',7,1) /* PTE_7 */ +#define FTM0_CH7_PTE7 KINETIS_MUX('E',7,2) /* PTE_7 */ +#define ACMP0_IN3_PTE8 KINETIS_MUX('E',8,0) /* PTE_8 */ +#define PTE8 KINETIS_MUX('E',8,1) /* PTE_8 */ +#define FTM0_CH6_PTE8 KINETIS_MUX('E',8,2) /* PTE_8 */ +#define DAC0_OUT_PTE9 KINETIS_MUX('E',9,0) /* PTE_9 */ +#define PTE9 KINETIS_MUX('E',9,1) /* PTE_9 */ +#define FTM0_CH7_PTE9 KINETIS_MUX('E',9,2) /* PTE_9 */ +#define LPUART2_CTS_PTE9 KINETIS_MUX('E',9,3) /* PTE_9 */ +#define PTE10 KINETIS_MUX('E',10,1) /* PTE_10 */ +#define CLKOUT_PTE10 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Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MKE14Z256VLL7_ +#define _ZEPHYR_DTS_BINDING_MKE14Z256VLL7_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define ADC0_SE0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define ACMP0_IN0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define FTM2_CH1_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define LPI2C0_SCLS_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define FXIO_D2_PTA0 KINETIS_MUX('A',0,4) /* PTA_0 */ +#define FTM2_QD_PHA_PTA0 KINETIS_MUX('A',0,5) /* PTA_0 */ +#define LPUART0_CTS_PTA0 KINETIS_MUX('A',0,6) /* PTA_0 */ +#define TRGMUX_OUT3_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define TRGMUX_OUT3_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define ADC0_SE1_PTA1 KINETIS_MUX('A',1,0) /* PTA_1 */ +#define ACMP0_IN1_PTA1 KINETIS_MUX('A',1,0) /* PTA_1 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define FTM1_CH1_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define LPI2C0_SDAS_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define FXIO_D3_PTA1 KINETIS_MUX('A',1,4) /* PTA_1 */ +#define FTM1_QD_PHA_PTA1 KINETIS_MUX('A',1,5) /* PTA_1 */ +#define LPUART0_RTS_PTA1 KINETIS_MUX('A',1,6) /* PTA_1 */ +#define TRGMUX_OUT0_PTA1 KINETIS_MUX('A',1,7) /* PTA_1 */ +#define TRGMUX_OUT0_PTA1_PTA1_PTA1_PTA1_PTA1_PTA1_PTA1_PTA1 KINETIS_MUX('A',1,7) /* PTA_1 */ +#define ADC1_SE0_PTA2 KINETIS_MUX('A',2,0) /* PTA_2 */ +#define PTA2 KINETIS_MUX('A',2,1) /* PTA_2 */ +#define LPI2C0_SDA_PTA2 KINETIS_MUX('A',2,3) /* PTA_2 */ +#define EWM_OUT_b_PTA2 KINETIS_MUX('A',2,4) /* PTA_2 */ +#define LPUART0_RX_PTA2 KINETIS_MUX('A',2,6) /* PTA_2 */ +#define ADC1_SE1_PTA3 KINETIS_MUX('A',3,0) /* PTA_3 */ +#define PTA3 KINETIS_MUX('A',3,1) /* PTA_3 */ +#define LPI2C0_SCL_PTA3 KINETIS_MUX('A',3,3) /* PTA_3 */ +#define EWM_IN_PTA3 KINETIS_MUX('A',3,4) /* PTA_3 */ +#define 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100644 index 000000000..600a80cb4 --- /dev/null +++ b/dts/nxp/kinetis/MKE14Z32VLF4-pinctrl.h @@ -0,0 +1,173 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MKE14Z32VLF4/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MKE14Z32VLF4_ +#define _ZEPHYR_DTS_BINDING_MKE14Z32VLF4_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define ACMP0_IN0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define ADC0_SE0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define LPI2C0_SCLS_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define LPUART0_CTS_PTA0 KINETIS_MUX('A',0,6) /* PTA_0 */ +#define TRGMUX_OUT3_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define TRGMUX_OUT3_PTA0_PTA0_PTA0_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define ACMP0_IN1_PTA1 KINETIS_MUX('A',1,0) /* PTA_1 */ +#define ADC0_SE1_PTA1 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a/dts/nxp/kinetis/MKE14Z64VLF4-pinctrl.h b/dts/nxp/kinetis/MKE14Z64VLF4-pinctrl.h new file mode 100644 index 000000000..51ce9da84 --- /dev/null +++ b/dts/nxp/kinetis/MKE14Z64VLF4-pinctrl.h @@ -0,0 +1,173 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MKE14Z64VLF4/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MKE14Z64VLF4_ +#define _ZEPHYR_DTS_BINDING_MKE14Z64VLF4_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define ACMP0_IN0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define ADC0_SE0_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define LPI2C0_SCLS_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define LPUART0_CTS_PTA0 KINETIS_MUX('A',0,6) /* PTA_0 */ +#define TRGMUX_OUT3_PTA0_PTA0_PTA0_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define TRGMUX_OUT3_PTA0 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PTA_0 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define LPUART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define TPM2_CH0_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define PTA2 KINETIS_MUX('A',2,1) /* PTA_2 */ +#define LPUART0_TX_PTA2 KINETIS_MUX('A',2,2) /* PTA_2 */ +#define TPM2_CH1_PTA2 KINETIS_MUX('A',2,3) /* PTA_2 */ +#define PTA3 KINETIS_MUX('A',3,1) /* PTA_3 */ +#define I2C1_SCL_PTA3 KINETIS_MUX('A',3,2) /* PTA_3 */ +#define TPM0_CH0_PTA3 KINETIS_MUX('A',3,3) /* PTA_3 */ +#define SWD_DIO_PTA3 KINETIS_MUX('A',3,7) /* PTA_3 */ +#define PTA4 KINETIS_MUX('A',4,1) /* PTA_4 */ +#define I2C1_SDA_PTA4 KINETIS_MUX('A',4,2) /* PTA_4 */ +#define TPM0_CH1_PTA4 KINETIS_MUX('A',4,3) /* PTA_4 */ +#define NMI_b_PTA4 KINETIS_MUX('A',4,7) /* PTA_4 */ +#define PTA5 KINETIS_MUX('A',5,1) /* PTA_5 */ +#define USB_CLKIN_PTA5 KINETIS_MUX('A',5,2) /* PTA_5 */ +#define TPM0_CH2_PTA5 KINETIS_MUX('A',5,3) /* PTA_5 */ +#define I2S0_TX_BCLK_PTA5 KINETIS_MUX('A',5,6) /* PTA_5 */ +#define PTA12 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PTE_30 */ +#define TPM_CLKIN1_PTE30 KINETIS_MUX('E',30,4) /* PTE_30 */ +#define LPUART1_TX_PTE30 KINETIS_MUX('E',30,5) /* PTE_30 */ +#define LPTMR0_ALT1_PTE30 KINETIS_MUX('E',30,6) /* PTE_30 */ +#define PTE31 KINETIS_MUX('E',31,1) /* PTE_31 */ +#define TPM0_CH4_PTE31 KINETIS_MUX('E',31,3) /* PTE_31 */ +#endif diff --git a/dts/nxp/kinetis/MKL27Z256VMP4-pinctrl.h b/dts/nxp/kinetis/MKL27Z256VMP4-pinctrl.h new file mode 100644 index 000000000..9fa28e62e --- /dev/null +++ b/dts/nxp/kinetis/MKL27Z256VMP4-pinctrl.h @@ -0,0 +1,257 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MKL27Z256VMP4/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MKL27Z256VMP4_ +#define _ZEPHYR_DTS_BINDING_MKL27Z256VMP4_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define TPM0_CH5_PTA0 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*/ +#define SPI1_MOSI_PTB16 KINETIS_MUX('B',16,2) /* PTB_16 */ +#define LPUART0_RX_PTB16 KINETIS_MUX('B',16,3) /* PTB_16 */ +#define TPM_CLKIN0_PTB16 KINETIS_MUX('B',16,4) /* PTB_16 */ +#define SPI1_MISO_PTB16 KINETIS_MUX('B',16,5) /* PTB_16 */ +#define PTB17 KINETIS_MUX('B',17,1) /* PTB_17 */ +#define SPI1_MISO_PTB17 KINETIS_MUX('B',17,2) /* PTB_17 */ +#define LPUART0_TX_PTB17 KINETIS_MUX('B',17,3) /* PTB_17 */ +#define TPM_CLKIN1_PTB17 KINETIS_MUX('B',17,4) /* PTB_17 */ +#define SPI1_MOSI_PTB17 KINETIS_MUX('B',17,5) /* PTB_17 */ +#define PTB18 KINETIS_MUX('B',18,1) /* PTB_18 */ +#define TPM2_CH0_PTB18 KINETIS_MUX('B',18,3) /* PTB_18 */ +#define I2S0_TX_BCLK_PTB18 KINETIS_MUX('B',18,4) /* PTB_18 */ +#define PTB19 KINETIS_MUX('B',19,1) /* PTB_19 */ +#define TPM2_CH1_PTB19 KINETIS_MUX('B',19,3) /* PTB_19 */ +#define I2S0_TX_FS_PTB19 KINETIS_MUX('B',19,4) /* PTB_19 */ +#define ADC0_SE14_PTC0 KINETIS_MUX('C',0,0) /* PTC_0 */ +#define PTC0 KINETIS_MUX('C',0,1) /* PTC_0 */ +#define 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PTE_30 */ +#define TPM0_CH3_PTE30 KINETIS_MUX('E',30,3) /* PTE_30 */ +#define TPM_CLKIN1_PTE30 KINETIS_MUX('E',30,4) /* PTE_30 */ +#define LPUART1_TX_PTE30 KINETIS_MUX('E',30,5) /* PTE_30 */ +#define LPTMR0_ALT1_PTE30 KINETIS_MUX('E',30,6) /* PTE_30 */ +#define PTE31 KINETIS_MUX('E',31,1) /* PTE_31 */ +#define TPM0_CH4_PTE31 KINETIS_MUX('E',31,3) /* PTE_31 */ +#endif diff --git a/dts/nxp/kinetis/MKL27Z64VDA4-pinctrl.h b/dts/nxp/kinetis/MKL27Z64VDA4-pinctrl.h new file mode 100644 index 000000000..0a1d544d1 --- /dev/null +++ b/dts/nxp/kinetis/MKL27Z64VDA4-pinctrl.h @@ -0,0 +1,183 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MKL27Z64VDA4/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MKL27Z64VDA4_ +#define _ZEPHYR_DTS_BINDING_MKL27Z64VDA4_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 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PTB_1 */ +#define I2C0_SDA_PTB1 KINETIS_MUX('B',1,2) /* PTB_1 */ +#define TPM1_CH1_PTB1 KINETIS_MUX('B',1,3) /* PTB_1 */ +#define SPI1_MISO_PTB1 KINETIS_MUX('B',1,4) /* PTB_1 */ +#define SPI1_MOSI_PTB1 KINETIS_MUX('B',1,5) /* PTB_1 */ +#define ADC0_SE15_PTC1 KINETIS_MUX('C',1,0) /* PTC_1 */ +#define LLWU_P6_PTC1 KINETIS_MUX('C',1,1) /* PTC_1 */ +#define RTC_CLKIN_PTC1 KINETIS_MUX('C',1,1) /* PTC_1 */ +#define PTC1 KINETIS_MUX('C',1,1) /* PTC_1 */ +#define I2C1_SCL_PTC1 KINETIS_MUX('C',1,2) /* PTC_1 */ +#define TPM0_CH0_PTC1 KINETIS_MUX('C',1,4) /* PTC_1 */ +#define ADC0_SE11_PTC2 KINETIS_MUX('C',2,0) /* PTC_2 */ +#define PTC2 KINETIS_MUX('C',2,1) /* PTC_2 */ +#define I2C1_SDA_PTC2 KINETIS_MUX('C',2,2) /* PTC_2 */ +#define TPM0_CH1_PTC2 KINETIS_MUX('C',2,4) /* PTC_2 */ +#define PTC3 KINETIS_MUX('C',3,1) /* PTC_3 */ +#define LLWU_P7_PTC3 KINETIS_MUX('C',3,1) /* PTC_3 */ +#define SPI1_SCK_PTC3 KINETIS_MUX('C',3,2) /* PTC_3 */ +#define LPUART1_RX_PTC3 KINETIS_MUX('C',3,3) /* PTC_3 */ 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+1,252 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MKL27Z64VMP4/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MKL27Z64VMP4_ +#define _ZEPHYR_DTS_BINDING_MKL27Z64VMP4_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define TPM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define SWD_CLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define LPUART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define TPM2_CH0_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define PTA2 KINETIS_MUX('A',2,1) /* PTA_2 */ +#define LPUART0_TX_PTA2 KINETIS_MUX('A',2,2) /* PTA_2 */ +#define TPM2_CH1_PTA2 KINETIS_MUX('A',2,3) /* PTA_2 */ +#define PTA3 KINETIS_MUX('A',3,1) /* PTA_3 */ +#define I2C1_SCL_PTA3 KINETIS_MUX('A',3,2) /* PTA_3 */ +#define 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MKV31F512VLL12/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MKV31F512VLL12_ +#define _ZEPHYR_DTS_BINDING_MKV31F512VLL12_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define UART0_CTS_b_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define FTM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define EWM_IN_PTA0 KINETIS_MUX('A',0,5) /* PTA_0 */ +#define JTAG_TCLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define UART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define FTM0_CH6_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define CMP0_OUT_PTA1 KINETIS_MUX('A',1,4) /* PTA_1 */ +#define FTM2_QD_PHA_PTA1 KINETIS_MUX('A',1,5) /* PTA_1 */ +#define FTM1_CH1_PTA1 KINETIS_MUX('A',1,6) /* PTA_1 */ +#define JTAG_TDI_PTA1 KINETIS_MUX('A',1,7) /* PTA_1 */ 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SPI1_SIN_PTE3 KINETIS_MUX('E',3,2) /* PTE_3 */ +#define UART1_RTS_b_PTE3 KINETIS_MUX('E',3,3) /* PTE_3 */ +#define SPI1_SOUT_PTE3 KINETIS_MUX('E',3,7) /* PTE_3 */ +#define LLWU_P2_PTE4 KINETIS_MUX('E',4,1) /* PTE_4 */ +#define PTE4 KINETIS_MUX('E',4,1) /* PTE_4 */ +#define SPI1_PCS0_PTE4 KINETIS_MUX('E',4,2) /* PTE_4 */ +#define LPUART0_TX_PTE4 KINETIS_MUX('E',4,3) /* PTE_4 */ +#define PTE5 KINETIS_MUX('E',5,1) /* PTE_5 */ +#define SPI1_PCS2_PTE5 KINETIS_MUX('E',5,2) /* PTE_5 */ +#define LPUART0_RX_PTE5 KINETIS_MUX('E',5,3) /* PTE_5 */ +#define FTM3_CH0_PTE5 KINETIS_MUX('E',5,6) /* PTE_5 */ +#define PTE6 KINETIS_MUX('E',6,1) /* PTE_6 */ +#define SPI1_PCS3_PTE6 KINETIS_MUX('E',6,2) /* PTE_6 */ +#define LPUART0_CTS_b_PTE6 KINETIS_MUX('E',6,3) /* PTE_6 */ +#define FTM3_CH1_PTE6 KINETIS_MUX('E',6,6) /* PTE_6 */ +#define ADC0_SE4a_PTE16 KINETIS_MUX('E',16,0) /* PTE_16 */ +#define PTE16 KINETIS_MUX('E',16,1) /* PTE_16 */ +#define SPI0_PCS0_PTE16 KINETIS_MUX('E',16,2) /* PTE_16 */ +#define UART2_TX_PTE16 KINETIS_MUX('E',16,3) /* PTE_16 */ +#define FTM_CLKIN0_PTE16 KINETIS_MUX('E',16,4) /* PTE_16 */ +#define FTM0_FLT3_PTE16 KINETIS_MUX('E',16,6) /* PTE_16 */ +#define ADC0_SE5a_PTE17 KINETIS_MUX('E',17,0) /* PTE_17 */ +#define PTE17 KINETIS_MUX('E',17,1) /* PTE_17 */ +#define SPI0_SCK_PTE17 KINETIS_MUX('E',17,2) /* PTE_17 */ +#define UART2_RX_PTE17 KINETIS_MUX('E',17,3) /* PTE_17 */ +#define FTM_CLKIN1_PTE17 KINETIS_MUX('E',17,4) /* PTE_17 */ +#define LPTMR0_ALT3_PTE17 KINETIS_MUX('E',17,6) /* PTE_17 */ +#define ADC0_SE6a_PTE18 KINETIS_MUX('E',18,0) /* PTE_18 */ +#define PTE18 KINETIS_MUX('E',18,1) /* PTE_18 */ +#define SPI0_SOUT_PTE18 KINETIS_MUX('E',18,2) /* PTE_18 */ +#define UART2_CTS_b_PTE18 KINETIS_MUX('E',18,3) /* PTE_18 */ +#define I2C0_SDA_PTE18 KINETIS_MUX('E',18,4) /* PTE_18 */ +#define ADC0_SE7a_PTE19 KINETIS_MUX('E',19,0) /* PTE_19 */ +#define PTE19 KINETIS_MUX('E',19,1) /* PTE_19 */ +#define SPI0_SIN_PTE19 KINETIS_MUX('E',19,2) /* PTE_19 */ +#define UART2_RTS_b_PTE19 KINETIS_MUX('E',19,3) /* PTE_19 */ +#define I2C0_SCL_PTE19 KINETIS_MUX('E',19,4) /* PTE_19 */ +#define ADC0_SE17_PTE24 KINETIS_MUX('E',24,0) /* PTE_24 */ +#define PTE24 KINETIS_MUX('E',24,1) /* PTE_24 */ +#define FTM0_CH0_PTE24 KINETIS_MUX('E',24,3) /* PTE_24 */ +#define I2C0_SCL_PTE24 KINETIS_MUX('E',24,5) /* PTE_24 */ +#define EWM_OUT_b_PTE24 KINETIS_MUX('E',24,6) /* PTE_24 */ +#define ADC0_SE18_PTE25 KINETIS_MUX('E',25,0) /* PTE_25 */ +#define PTE25 KINETIS_MUX('E',25,1) /* PTE_25 */ +#define FTM0_CH1_PTE25 KINETIS_MUX('E',25,3) /* PTE_25 */ +#define I2C0_SDA_PTE25 KINETIS_MUX('E',25,5) /* PTE_25 */ +#define EWM_IN_PTE25 KINETIS_MUX('E',25,6) /* PTE_25 */ +#define PTE26 KINETIS_MUX('E',26,1) /* PTE_26 */ +#define CLKOUT32K_PTE26 KINETIS_MUX('E',26,1) /* PTE_26 */ +#endif diff --git a/dts/nxp/lpc/LPC54005JBD100-pinctrl.h b/dts/nxp/lpc/LPC54005JBD100-pinctrl.h new file mode 100644 index 000000000..c4d5d85d8 --- /dev/null +++ b/dts/nxp/lpc/LPC54005JBD100-pinctrl.h @@ -0,0 +1,3116 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54005JBD100/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54005JBD100_ +#define _ZEPHYR_DTS_BINDING_LPC54005JBD100_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG22_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG23_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG24_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG25_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG26_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG27_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMIC0_CLK0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define SCT0_IN0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define ADC0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define ADC0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define CTIMER0_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define DMA0_TRIG0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG10_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG11_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG12_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG13_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG14_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG15_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG16_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG17_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG18_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG19_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG20_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG21_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG22_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG23_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG24_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG25_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG26_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG27_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG28_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG29_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG7_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG8_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG9_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMIC0_DATA0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 5) /* PIO0_1 */ +#define FC3_CTS_SDA_SSEL0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 2) /* PIO0_1 */ +#define GPIO_PIO01_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define 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PIO1_14 */ +#define DMA0_TRIG21_PIO1_14 IOCON_MUX(46, IOCON_TYPE_D, 0) /* PIO1_14 */ +#define DMA0_TRIG22_PIO1_14 IOCON_MUX(46, IOCON_TYPE_D, 0) /* PIO1_14 */ +#define DMA0_TRIG23_PIO1_14 IOCON_MUX(46, IOCON_TYPE_D, 0) /* PIO1_14 */ +#define DMA0_TRIG24_PIO1_14 IOCON_MUX(46, IOCON_TYPE_D, 0) /* PIO1_14 */ +#define DMA0_TRIG25_PIO1_14 IOCON_MUX(46, IOCON_TYPE_D, 0) /* PIO1_14 */ +#define DMA0_TRIG26_PIO1_14 IOCON_MUX(46, IOCON_TYPE_D, 0) /* PIO1_14 */ +#define DMA0_TRIG27_PIO1_14 IOCON_MUX(46, IOCON_TYPE_D, 0) /* PIO1_14 */ +#define DMA0_TRIG28_PIO1_14 IOCON_MUX(46, IOCON_TYPE_D, 0) /* PIO1_14 */ +#define DMA0_TRIG29_PIO1_14 IOCON_MUX(46, IOCON_TYPE_D, 0) /* PIO1_14 */ +#define DMA0_TRIG2_PIO1_14 IOCON_MUX(46, IOCON_TYPE_D, 0) /* PIO1_14 */ +#define DMA0_TRIG3_PIO1_14 IOCON_MUX(46, IOCON_TYPE_D, 0) /* PIO1_14 */ +#define DMA0_TRIG4_PIO1_14 IOCON_MUX(46, IOCON_TYPE_D, 0) /* PIO1_14 */ +#define DMA0_TRIG5_PIO1_14 IOCON_MUX(46, IOCON_TYPE_D, 0) /* PIO1_14 */ +#define DMA0_TRIG6_PIO1_14 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IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG20_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG21_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG22_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG23_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG24_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG25_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG26_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG27_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG28_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG29_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG4_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG5_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG8_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG9_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define EMC_EMC_D15_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 6) /* PIO1_31 */ +#define FC8_CTS_SDA_SSEL0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 5) /* PIO1_31 */ +#define GPIO_PIO131_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define MCLK_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 1) /* PIO1_31 */ +#define PINT_PINT0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT4_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT5_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define SCT0_OUT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 4) /* PIO1_31 */ + +#endif diff --git a/dts/nxp/lpc/LPC54016JBD100-pinctrl.h b/dts/nxp/lpc/LPC54016JBD100-pinctrl.h new file mode 100644 index 000000000..1540d342f --- /dev/null +++ b/dts/nxp/lpc/LPC54016JBD100-pinctrl.h @@ -0,0 +1,3143 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54016JBD100/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54016JBD100_ +#define _ZEPHYR_DTS_BINDING_LPC54016JBD100_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 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+#define DMA0_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG22_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG23_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG24_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG25_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG26_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG27_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define 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/* PIO0_1 */ +#define DMA0_TRIG10_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG11_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG12_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG13_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG14_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG15_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG16_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG17_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG18_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG19_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG20_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG21_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG22_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG23_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG24_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG25_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG26_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG27_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG28_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG29_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG7_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG8_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG9_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMIC0_DATA0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 5) /* PIO0_1 */ +#define FC3_CTS_SDA_SSEL0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 2) /* PIO0_1 */ +#define GPIO_PIO01_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT7_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define SCT0_IN0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define 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b/dts/nxp/lpc/LPC54016JBD208-pinctrl.h new file mode 100644 index 000000000..c6555522f --- /dev/null +++ b/dts/nxp/lpc/LPC54016JBD208-pinctrl.h @@ -0,0 +1,3766 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54016JBD208/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54016JBD208_ +#define _ZEPHYR_DTS_BINDING_LPC54016JBD208_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CAN1_RD_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define 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PIO1_23 */ +#define DMA0_TRIG17_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG18_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG19_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG1_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG20_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG21_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG22_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG23_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG24_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG25_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG26_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG27_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG28_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG29_PIO1_23 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PIO1_31 */ +#define DMA0_TRIG16_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG17_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG18_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG19_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG20_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG21_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG22_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG23_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG24_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG25_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG26_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG27_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG28_PIO1_31 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+#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define SD_BACKEND_PWR_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 2) /* PIO3_21 */ +#define UTICK0_CAPTURE2_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 4) /* PIO3_21 */ +#define ADC0_CH10_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC9_TXD_SCL_MISO_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 1) /* PIO3_22 */ +#define GPIO_PIO322_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC2_CTS_SDA_SSEL0_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 1) /* PIO3_23 */ +#define GPIO_PIO323_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 0) /* PIO3_23 */ +#define UTICK0_CAPTURE3_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 3) /* PIO3_23 */ +#define CTIMER4_CAPTURE0_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 2) /* PIO3_24 */ +#define FC2_RTS_SCL_SSEL1_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 1) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 0) /* PIO3_24 */ +#define USB0_VBUS_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 3) /* PIO3_24 */ +#define CTIMER4_CAPTURE2_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 2) /* PIO3_25 */ +#define EMC_EMC_A14_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 6) /* PIO3_25 */ +#define FC4_SCK_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 3) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 0) /* PIO3_25 */ +#define EMC_EMC_A15_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 6) /* PIO3_26 */ +#define FC4_RXD_SDA_MOSI_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 3) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 0) /* PIO3_26 */ +#define SCT0_OUT0_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 2) /* PIO3_26 */ +#define EMC_EMC_A16_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 6) /* PIO3_27 */ +#define FC4_TXD_SCL_MISO_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 3) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 0) /* PIO3_27 */ +#define SCT0_OUT1_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 2) /* PIO3_27 */ +#define EMC_EMC_A17_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 6) /* PIO3_28 */ +#define FC4_CTS_SDA_SSEL0_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 3) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 0) /* PIO3_28 */ +#define SCT0_OUT2_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 2) /* PIO3_28 */ +#define EMC_EMC_A18_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 6) /* PIO3_29 */ +#define FC4_RTS_SCL_SSEL1_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 3) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 0) /* PIO3_29 */ +#define SCT0_OUT3_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 2) /* PIO3_29 */ +#define EMC_EMC_A19_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 6) /* PIO3_30 */ +#define FC4_SSEL2_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 3) /* PIO3_30 */ +#define FC9_CTS_SDA_SSEL0_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 1) /* PIO3_30 */ +#define GPIO_PIO330_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 0) /* PIO3_30 */ +#define SCT0_OUT4_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 2) /* PIO3_30 */ +#define CTIMER4_MATCH2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 3) /* PIO3_31 */ +#define EMC_EMC_A20_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 6) /* PIO3_31 */ +#define FC9_RTS_SCL_SSEL1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 1) /* PIO3_31 */ +#define GPIO_PIO331_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 0) /* PIO3_31 */ +#define SCT0_IN0_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN3_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN4_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN6_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_OUT5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 2) /* PIO3_31 */ +#define CTIMER4_CAPTURE1_PIO4_0 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IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN1_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN3_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN4_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN5_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN6_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define EMC_EMC_CS3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 6) /* PIO4_2 */ +#define FC6_RXD_SDA_MOSI_DATA_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 2) /* PIO4_2 */ +#define GPIO_PIO42_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 0) /* PIO4_2 */ +#define SCT0_IN0_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN1_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN2_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN4_PIO4_2 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PIO4_7 */ +#define USB0_FRAME_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 4) /* PIO4_7 */ +#define USB0_PORTPWRN_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 3) /* PIO4_7 */ +#define ENET_ENET_TXD0_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 1) /* PIO4_8 */ +#define FC2_SCK_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 2) /* PIO4_8 */ +#define GPIO_PIO48_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 0) /* PIO4_8 */ +#define SCT0_IN0_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN1_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN2_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN3_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN4_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN5_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN6_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define USB0_LEDN_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 4) /* PIO4_8 */ +#define USB0_OVERCURRENTN_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 3) 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+#define SCT0_IN0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN1_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN2_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN3_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN4_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN5_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN6_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define USB0_IDVALUE_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 3) /* PIO4_11 */ +#define ENET_ENET_RXD1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 1) /* PIO4_12 */ +#define FC2_RTS_SCL_SSEL1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 2) /* PIO4_12 */ +#define GPIO_PIO412_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 0) /* PIO4_12 */ +#define SCT0_IN0_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN2_PIO4_12 IOCON_MUX(140, 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PIO4_18 */ +#define EMC_EMC_BLS3_PIO4_18 IOCON_MUX(146, IOCON_TYPE_D, 6) /* PIO4_18 */ +#define GPIO_PIO418_PIO4_18 IOCON_MUX(146, IOCON_TYPE_D, 0) /* PIO4_18 */ +#define UTICK0_CAPTURE1_PIO4_18 IOCON_MUX(146, IOCON_TYPE_D, 4) /* PIO4_18 */ +#define CTIMER4_CAPTURE2_PIO4_19 IOCON_MUX(147, IOCON_TYPE_D, 4) /* PIO4_19 */ +#define EMC_EMC_DQM2_PIO4_19 IOCON_MUX(147, IOCON_TYPE_D, 6) /* PIO4_19 */ +#define ENET_ENET_TXD0_PIO4_19 IOCON_MUX(147, IOCON_TYPE_D, 1) /* PIO4_19 */ +#define FC2_SCK_PIO4_19 IOCON_MUX(147, IOCON_TYPE_D, 3) /* PIO4_19 */ +#define GPIO_PIO419_PIO4_19 IOCON_MUX(147, IOCON_TYPE_D, 0) /* PIO4_19 */ +#define SD_CLK_PIO4_19 IOCON_MUX(147, IOCON_TYPE_D, 2) /* PIO4_19 */ +#define CTIMER4_CAPTURE3_PIO4_20 IOCON_MUX(148, IOCON_TYPE_D, 4) /* PIO4_20 */ +#define EMC_EMC_DQM3_PIO4_20 IOCON_MUX(148, IOCON_TYPE_D, 6) /* PIO4_20 */ +#define ENET_ENET_TXD1_PIO4_20 IOCON_MUX(148, IOCON_TYPE_D, 1) /* PIO4_20 */ +#define FC2_RXD_SDA_MOSI_PIO4_20 IOCON_MUX(148, IOCON_TYPE_D, 3) /* PIO4_20 */ +#define GPIO_PIO420_PIO4_20 IOCON_MUX(148, IOCON_TYPE_D, 0) /* PIO4_20 */ +#define SD_CMD_PIO4_20 IOCON_MUX(148, IOCON_TYPE_D, 2) /* PIO4_20 */ +#define CTIMER2_MATCH3_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 4) /* PIO4_21 */ +#define EMC_EMC_D16_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 6) /* PIO4_21 */ +#define ENET_ENET_TXD2_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 1) /* PIO4_21 */ +#define FC2_TXD_SCL_MISO_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 3) /* PIO4_21 */ +#define GPIO_PIO421_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 0) /* PIO4_21 */ +#define SD_POW_EN_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 2) /* PIO4_21 */ +#define CTIMER1_MATCH3_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 4) /* PIO4_22 */ +#define EMC_EMC_D17_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 6) /* PIO4_22 */ +#define ENET_ENET_TXD3_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 1) /* PIO4_22 */ +#define FC2_RTS_SCL_SSEL1_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 3) /* PIO4_22 */ +#define GPIO_PIO422_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 0) /* PIO4_22 */ +#define SD_CARD_DET_N_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 2) /* PIO4_22 */ +#define CTIMER1_MATCH0_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 5) /* PIO4_23 */ +#define EMC_EMC_D18_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 6) /* PIO4_23 */ +#define ENET_ENET_RXD0_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 1) /* PIO4_23 */ +#define FC2_CTS_SDA_SSEL0_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 3) /* PIO4_23 */ +#define GPIO_PIO423_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 0) /* PIO4_23 */ +#define SD_WR_PRT_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 2) /* PIO4_23 */ +#define CTIMER1_MATCH1_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 5) /* PIO4_24 */ +#define EMC_EMC_D19_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 6) /* PIO4_24 */ +#define ENET_ENET_RXD1_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 1) /* PIO4_24 */ +#define FC7_RTS_SCL_SSEL1_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 3) /* PIO4_24 */ +#define GPIO_PIO424_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 0) /* PIO4_24 */ +#define SD_CARD_INT_N_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 2) /* PIO4_24 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*/ +#define EMC_EMC_D22_PIO4_27 IOCON_MUX(155, IOCON_TYPE_D, 6) /* PIO4_27 */ +#define ENET_TX_EN_PIO4_27 IOCON_MUX(155, IOCON_TYPE_D, 1) /* PIO4_27 */ +#define FC1_SCK_PIO4_27 IOCON_MUX(155, IOCON_TYPE_D, 4) /* PIO4_27 */ +#define GPIO_PIO427_PIO4_27 IOCON_MUX(155, IOCON_TYPE_D, 0) /* PIO4_27 */ +#define SDIF_SD_D2_PIO4_27 IOCON_MUX(155, IOCON_TYPE_D, 2) /* PIO4_27 */ +#define CTIMER1_CAPTURE1_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 5) /* PIO4_28 */ +#define EMC_EMC_D23_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 6) /* PIO4_28 */ +#define ENET_TX_ER_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 1) /* PIO4_28 */ +#define FC1_RXD_SDA_MOSI_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 4) /* PIO4_28 */ +#define GPIO_PIO428_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 0) /* PIO4_28 */ +#define SDIF_SD_D3_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 2) /* PIO4_28 */ +#define CTIMER1_CAPTURE2_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 5) /* PIO4_29 */ +#define EMC_EMC_D24_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 6) /* PIO4_29 */ +#define ENET_RX_ER_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 1) /* PIO4_29 */ +#define FC1_TXD_SCL_MISO_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 4) /* PIO4_29 */ +#define GPIO_PIO429_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 0) /* PIO4_29 */ +#define SDIF_SD_D4_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 2) /* PIO4_29 */ +#define CTIMER1_CAPTURE3_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 5) /* PIO4_30 */ +#define CTIMER3_MATCH0_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 3) /* PIO4_30 */ +#define EMC_EMC_D25_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 6) /* PIO4_30 */ +#define ENET_TX_CLK_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 1) /* PIO4_30 */ +#define FC1_RTS_SCL_SSEL1_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 4) /* PIO4_30 */ +#define GPIO_PIO430_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 0) /* PIO4_30 */ +#define SDIF_SD_D5_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 2) /* PIO4_30 */ +#define CTIMER3_MATCH1_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 3) /* PIO4_31 */ +#define EMC_EMC_D26_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 6) /* PIO4_31 */ +#define ENET_RX_CLK_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 1) /* PIO4_31 */ +#define FC4_SCK_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 4) /* PIO4_31 */ +#define GPIO_PIO431_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 0) /* PIO4_31 */ +#define SDIF_SD_D6_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 2) /* PIO4_31 */ +#define CTIMER3_MATCH2_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 3) /* PIO5_0 */ +#define EMC_EMC_D27_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 6) /* PIO5_0 */ +#define ENET_RX_DV_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 1) /* PIO5_0 */ +#define FC4_RXD_SDA_MOSI_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 4) /* PIO5_0 */ +#define GPIO_PIO50_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 0) /* PIO5_0 */ +#define SDIF_SD_D7_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 2) /* PIO5_0 */ +#define CTIMER3_MATCH3_PIO5_1 IOCON_MUX(161, IOCON_TYPE_D, 3) /* PIO5_1 */ +#define EMC_EMC_D28_PIO5_1 IOCON_MUX(161, IOCON_TYPE_D, 6) /* PIO5_1 */ +#define ENET_CRS_PIO5_1 IOCON_MUX(161, IOCON_TYPE_D, 1) /* PIO5_1 */ +#define FC4_TXD_SCL_MISO_PIO5_1 IOCON_MUX(161, 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+#define SDIF_SD_VOLT2_PIO5_3 IOCON_MUX(163, IOCON_TYPE_D, 2) /* PIO5_3 */ +#define CTIMER3_CAPTURE2_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 3) /* PIO5_4 */ +#define EMC_EMC_D31_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 6) /* PIO5_4 */ +#define ENET_MDIO_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 1) /* PIO5_4 */ +#define FC4_SSEL2_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 4) /* PIO5_4 */ +#define GPIO_PIO54_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 0) /* PIO5_4 */ +#define SD_BACKEND_PWR_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 2) /* PIO5_4 */ +#define CTIMER3_CAPTURE3_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 3) /* PIO5_5 */ +#define DMIC0_CLK1_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 2) /* PIO5_5 */ +#define EMC_EMC_A21_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 6) /* PIO5_5 */ +#define FC4_SSEL3_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 4) /* PIO5_5 */ +#define GPIO_PIO55_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 0) /* PIO5_5 */ +#define SCT0_IN0_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN1_PIO5_5 IOCON_MUX(165, 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/* PIO5_7 */ +#define SCT0_IN5_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_IN6_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_OUT6_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 4) /* PIO5_7 */ +#define SWD_TRACEDATA1_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 5) /* PIO5_7 */ +#define DMIC0_CLK0_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 2) /* PIO5_8 */ +#define EMC_EMC_A24_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 6) /* PIO5_8 */ +#define FC5_TXD_SCL_MISO_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 3) /* PIO5_8 */ +#define GPIO_PIO58_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 0) /* PIO5_8 */ +#define SCT0_IN0_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN1_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN2_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN3_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN4_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN5_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN6_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_OUT7_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 4) /* PIO5_8 */ +#define SWD_TRACEDATA2_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 5) /* PIO5_8 */ +#define DMIC0_DATA0_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 2) /* PIO5_9 */ +#define EMC_EMC_A25_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 6) /* PIO5_9 */ +#define FC5_CTS_SDA_SSEL0_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 3) /* PIO5_9 */ +#define GPIO_PIO59_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 0) /* PIO5_9 */ +#define SCT0_IN0_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN1_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN2_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN3_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN4_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN5_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN6_PIO5_9 IOCON_MUX(169, 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diff --git a/dts/nxp/lpc/LPC54016JET100-pinctrl.h b/dts/nxp/lpc/LPC54016JET100-pinctrl.h new file mode 100644 index 000000000..44ae0d92e --- /dev/null +++ b/dts/nxp/lpc/LPC54016JET100-pinctrl.h @@ -0,0 +1,3143 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54016JET100/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54016JET100_ +#define _ZEPHYR_DTS_BINDING_LPC54016JET100_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CAN1_RD_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 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*/ +#define SCT0_IN2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define ADC0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define ADC0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define CAN1_TD_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 1) /* PIO0_1 */ +#define CTIMER0_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define DMA0_TRIG0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG10_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG11_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG12_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG13_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define 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*/ +#define SCT0_IN5_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define SCT0_IN6_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define SDIF_SD_D6_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 2) /* PIO1_29 */ +#define USB1_FRAME_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 5) /* PIO1_29 */ +#define USB1_PORTPWRN_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 4) /* PIO1_29 */ +#define ADC0_TRIG1_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define ADC0_TRIG2_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG0_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG10_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG11_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG12_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG13_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG14_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG15_PIO1_30 IOCON_MUX(62, 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PIO1_31 */ +#define DMA0_TRIG16_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG17_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG18_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG19_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG20_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG21_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG22_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG23_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG24_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG25_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG26_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG27_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG28_PIO1_31 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+#define PINT_PINT0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT4_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT5_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define SCT0_OUT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 4) /* PIO1_31 */ + +#endif diff --git a/dts/nxp/lpc/LPC54016JET180-pinctrl.h b/dts/nxp/lpc/LPC54016JET180-pinctrl.h new file mode 100644 index 000000000..da62c4108 --- /dev/null +++ b/dts/nxp/lpc/LPC54016JET180-pinctrl.h @@ -0,0 +1,3571 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54016JET180/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54016JET180_ +#define _ZEPHYR_DTS_BINDING_LPC54016JET180_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CAN1_RD_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define 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+#define FC7_TXD_SCL_MISO_WS_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 3) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 0) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define FC10_RTS_SCL_SSEL1_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 6) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define FC10_SSEL2_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 6) /* PIO2_23 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define FC10_SSEL3_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 6) /* PIO2_24 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, 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+#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define SD_BACKEND_PWR_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 2) /* PIO3_21 */ +#define UTICK0_CAPTURE2_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 4) /* PIO3_21 */ +#define ADC0_CH10_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC9_TXD_SCL_MISO_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 1) /* PIO3_22 */ +#define GPIO_PIO322_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC2_CTS_SDA_SSEL0_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 1) /* PIO3_23 */ +#define GPIO_PIO323_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 0) /* PIO3_23 */ +#define UTICK0_CAPTURE3_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 3) /* PIO3_23 */ +#define CTIMER4_CAPTURE0_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 2) /* PIO3_24 */ +#define FC2_RTS_SCL_SSEL1_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 1) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 0) /* PIO3_24 */ +#define USB0_VBUS_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 3) /* PIO3_24 */ +#define CTIMER4_CAPTURE2_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 2) /* PIO3_25 */ +#define EMC_EMC_A14_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 6) /* PIO3_25 */ +#define FC4_SCK_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 3) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 0) /* PIO3_25 */ +#define EMC_EMC_A15_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 6) /* PIO3_26 */ +#define FC4_RXD_SDA_MOSI_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 3) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 0) /* PIO3_26 */ +#define SCT0_OUT0_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 2) /* PIO3_26 */ +#define EMC_EMC_A16_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 6) /* PIO3_27 */ +#define FC4_TXD_SCL_MISO_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 3) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 0) /* PIO3_27 */ +#define SCT0_OUT1_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 2) /* PIO3_27 */ +#define EMC_EMC_A17_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 6) /* PIO3_28 */ +#define FC4_CTS_SDA_SSEL0_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 3) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 0) /* PIO3_28 */ +#define SCT0_OUT2_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 2) /* PIO3_28 */ +#define EMC_EMC_A18_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 6) /* PIO3_29 */ +#define FC4_RTS_SCL_SSEL1_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 3) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 0) /* PIO3_29 */ +#define SCT0_OUT3_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 2) /* PIO3_29 */ +#define EMC_EMC_A19_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 6) /* PIO3_30 */ +#define FC4_SSEL2_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 3) /* PIO3_30 */ +#define FC9_CTS_SDA_SSEL0_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 1) /* PIO3_30 */ +#define GPIO_PIO330_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 0) /* PIO3_30 */ +#define SCT0_OUT4_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 2) /* PIO3_30 */ +#define CTIMER4_MATCH2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 3) /* PIO3_31 */ +#define EMC_EMC_A20_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 6) /* PIO3_31 */ +#define FC9_RTS_SCL_SSEL1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 1) /* PIO3_31 */ +#define GPIO_PIO331_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 0) /* PIO3_31 */ +#define SCT0_IN0_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN3_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN4_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN6_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_OUT5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 2) /* PIO3_31 */ +#define CTIMER4_CAPTURE1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 3) /* PIO4_0 */ +#define EMC_EMC_CS1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 6) /* PIO4_0 */ +#define FC6_CTS_SDA_SSEL0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 2) /* PIO4_0 */ +#define GPIO_PIO40_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 0) /* PIO4_0 */ +#define SCT0_IN0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN2_PIO4_0 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+#define SCT0_IN4_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN5_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN6_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define EMC_EMC_CKE3_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 6) /* PIO4_6 */ +#define FC9_RTS_SCL_SSEL1_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 2) /* PIO4_6 */ +#define GPIO_PIO46_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 0) /* PIO4_6 */ +#define SCT0_IN0_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN1_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN2_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN3_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN4_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN5_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN6_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define CTIMER4_CAPTURE3_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 2) /* PIO4_7 */ +#define GPIO_PIO47_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 0) /* PIO4_7 */ +#define SCT0_IN0_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN1_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN2_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN3_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN4_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN5_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN6_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define USB0_FRAME_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 4) /* PIO4_7 */ +#define USB0_PORTPWRN_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 3) /* PIO4_7 */ +#define ENET_ENET_TXD0_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 1) /* PIO4_8 */ +#define FC2_SCK_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 2) /* PIO4_8 */ +#define GPIO_PIO48_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 0) /* PIO4_8 */ +#define SCT0_IN0_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN1_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN2_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN3_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN4_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN5_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN6_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define USB0_LEDN_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 4) /* PIO4_8 */ +#define USB0_OVERCURRENTN_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 3) /* PIO4_8 */ +#define ENET_ENET_TXD1_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 1) /* PIO4_9 */ +#define FC2_RXD_SDA_MOSI_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 2) /* PIO4_9 */ +#define GPIO_PIO49_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 0) /* PIO4_9 */ +#define SCT0_IN0_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN1_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN2_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN3_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN4_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN5_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN6_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define USB1_FRAME_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 4) /* PIO4_9 */ +#define USB1_PORTPWRN_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 3) /* PIO4_9 */ +#define ENET_RX_DV_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 1) /* PIO4_10 */ +#define FC2_TXD_SCL_MISO_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 2) /* PIO4_10 */ +#define GPIO_PIO410_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 0) /* PIO4_10 */ +#define SCT0_IN0_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN1_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN2_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN3_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN4_PIO4_10 IOCON_MUX(138, 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+#define SCT0_IN6_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define USB0_IDVALUE_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 3) /* PIO4_11 */ +#define ENET_ENET_RXD1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 1) /* PIO4_12 */ +#define FC2_RTS_SCL_SSEL1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 2) /* PIO4_12 */ +#define GPIO_PIO412_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 0) /* PIO4_12 */ +#define SCT0_IN0_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN2_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN3_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN4_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN5_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN6_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define CTIMER4_MATCH0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 2) /* PIO4_13 */ +#define ENET_TX_EN_PIO4_13 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PIO1_4 */ +#define DMA0_TRIG19_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG1_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG20_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG21_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG22_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG23_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG24_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG25_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG26_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG27_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG28_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG29_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG2_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG3_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 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+#define CTIMER0_MATCH3_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 4) /* PIO2_15 */ +#define FC5_RTS_SCL_SSEL1_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 5) /* PIO2_15 */ +#define GPIO_PIO215_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 0) /* PIO2_15 */ +#define LCD_AC_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 1) /* PIO2_15 */ +#define USB0_LEDN_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 2) /* PIO2_15 */ +#define USB0_OVERCURRENTN_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 3) /* PIO2_15 */ +#define CTIMER1_MATCH3_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 4) /* PIO2_16 */ +#define FC8_SCK_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 5) /* PIO2_16 */ +#define GPIO_PIO216_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 0) /* PIO2_16 */ +#define LCD_LP_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 1) /* PIO2_16 */ +#define USB1_FRAME_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 2) /* PIO2_16 */ +#define USB1_PORTPWRN_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 3) /* PIO2_16 */ +#define CTIMER1_CAPTURE1_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 4) /* PIO2_17 */ +#define FC8_RXD_SDA_MOSI_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 5) /* PIO2_17 */ +#define GPIO_PIO217_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 0) /* PIO2_17 */ +#define LCD_CLKIN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 1) /* PIO2_17 */ +#define USB1_LEDN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 2) /* PIO2_17 */ +#define USB1_OVERCURRENTN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 3) /* PIO2_17 */ +#define CTIMER3_MATCH0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 4) /* PIO2_18 */ +#define FC3_RXD_SDA_MOSI_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 2) /* PIO2_18 */ +#define FC7_SCK_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 3) /* PIO2_18 */ +#define GPIO_PIO218_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 0) /* PIO2_18 */ +#define LCD_LCD_VD0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 1) /* PIO2_18 */ +#define CTIMER3_MATCH1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 4) /* PIO2_19 */ +#define FC3_TXD_SCL_MISO_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 2) /* PIO2_19 */ +#define FC7_RXD_SDA_MOSI_DATA_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 3) /* PIO2_19 */ +#define GPIO_PIO219_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 0) /* PIO2_19 */ +#define LCD_LCD_VD1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 1) /* PIO2_19 */ +#define CTIMER3_MATCH2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 4) /* PIO2_20 */ +#define CTIMER4_CAPTURE0_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 5) /* PIO2_20 */ +#define FC3_RTS_SCL_SSEL1_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 2) /* PIO2_20 */ +#define FC7_TXD_SCL_MISO_WS_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 3) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 0) /* PIO2_20 */ +#define LCD_LCD_VD2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 1) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define LCD_LCD_VD3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 1) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define FC10_RTS_SCL_SSEL1_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 6) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define LCD_LCD_VD4_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 1) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define FC10_SSEL2_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 6) /* PIO2_23 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define LCD_LCD_VD5_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 1) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define FC10_SSEL3_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 6) /* PIO2_24 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define LCD_LCD_VD6_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 1) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define LCD_LCD_VD7_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 1) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define LCD_LCD_VD8_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 1) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define LCD_LCD_VD9_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 1) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define LCD_LCD_VD10_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 1) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define LCD_LCD_VD11_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 1) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define LCD_LCD_VD12_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 1) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define LCD_LCD_VD13_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 1) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define LCD_LCD_VD14_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 1) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define LCD_LCD_VD15_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 1) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define LCD_LCD_VD16_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 1) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define LCD_LCD_VD17_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 1) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define LCD_LCD_VD18_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 1) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define LCD_LCD_VD19_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 1) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define LCD_LCD_VD0_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 2) /* PIO3_6 */ +#define LCD_LCD_VD20_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 1) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define LCD_LCD_VD1_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 2) /* PIO3_7 */ +#define LCD_LCD_VD21_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 1) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define LCD_LCD_VD22_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 1) /* PIO3_8 */ +#define LCD_LCD_VD2_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 2) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define LCD_LCD_VD23_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 1) /* PIO3_9 */ +#define LCD_LCD_VD3_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 2) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ 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CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 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PIO4_0 */ +#define FC6_CTS_SDA_SSEL0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 2) /* PIO4_0 */ +#define GPIO_PIO40_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 0) /* PIO4_0 */ +#define SCT0_IN0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN2_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN3_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN4_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN5_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN6_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define EMC_EMC_CS2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 6) /* PIO4_1 */ +#define FC6_SCK_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 2) /* PIO4_1 */ +#define GPIO_PIO41_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 0) /* PIO4_1 */ +#define SCT0_IN0_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN1_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN3_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN4_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN5_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN6_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define EMC_EMC_CS3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 6) /* PIO4_2 */ +#define FC6_RXD_SDA_MOSI_DATA_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 2) /* PIO4_2 */ +#define GPIO_PIO42_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 0) /* PIO4_2 */ +#define SCT0_IN0_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN1_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN2_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN4_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN5_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN6_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define CTIMER0_CAPTURE3_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 3) /* PIO4_3 */ +#define EMC_EMC_DYCS2_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 6) /* PIO4_3 */ +#define FC6_TXD_SCL_MISO_WS_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 2) /* PIO4_3 */ +#define GPIO_PIO43_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 0) /* PIO4_3 */ +#define SCT0_IN0_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN1_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN2_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN3_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN4_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN5_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN6_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define EMC_EMC_DYCS3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 6) /* PIO4_4 */ +#define FC0_RTS_SCL_SSEL1_PIO4_4 IOCON_MUX(132, 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FC2_RXD_SDA_MOSI_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 2) /* PIO4_9 */ +#define GPIO_PIO49_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 0) /* PIO4_9 */ +#define SCT0_IN0_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN1_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN2_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN3_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN4_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN5_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN6_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define USB1_FRAME_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 4) /* PIO4_9 */ +#define USB1_PORTPWRN_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 3) /* PIO4_9 */ +#define ENET_RX_DV_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 1) /* PIO4_10 */ +#define FC2_TXD_SCL_MISO_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 2) /* PIO4_10 */ +#define GPIO_PIO410_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 0) /* PIO4_10 */ +#define SCT0_IN0_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN1_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN2_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN3_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN4_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN5_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN6_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define USB1_LEDN_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 4) /* PIO4_10 */ +#define USB1_OVERCURRENTN_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 3) /* PIO4_10 */ +#define ENET_ENET_RXD0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 1) /* PIO4_11 */ +#define FC2_CTS_SDA_SSEL0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 2) /* PIO4_11 */ +#define GPIO_PIO411_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 0) /* PIO4_11 */ +#define SCT0_IN0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN1_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN2_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN3_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN4_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN5_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN6_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define USB0_IDVALUE_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 3) /* PIO4_11 */ +#define ENET_ENET_RXD1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 1) /* PIO4_12 */ +#define FC2_RTS_SCL_SSEL1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 2) /* PIO4_12 */ +#define GPIO_PIO412_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 0) /* PIO4_12 */ +#define SCT0_IN0_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN2_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN3_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN4_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN5_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN6_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define CTIMER4_MATCH0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 2) /* PIO4_13 */ +#define ENET_TX_EN_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 1) /* PIO4_13 */ +#define GPIO_PIO413_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 0) /* PIO4_13 */ +#define SCT0_IN0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN1_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN2_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN3_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN4_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN5_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN6_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define CTIMER4_MATCH1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 2) /* PIO4_14 */ +#define ENET_RX_CLK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 1) /* PIO4_14 */ +#define FC9_SCK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 3) /* PIO4_14 */ +#define GPIO_PIO414_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 0) /* PIO4_14 */ +#define SCT0_IN0_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN2_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN3_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN4_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN5_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN6_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ + +#endif diff --git a/dts/nxp/lpc/LPC54018J4MET180-pinctrl.h b/dts/nxp/lpc/LPC54018J4MET180-pinctrl.h new file mode 100644 index 000000000..4e1298f20 --- /dev/null +++ b/dts/nxp/lpc/LPC54018J4MET180-pinctrl.h @@ -0,0 +1,3304 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54018J4MET180/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54018J4MET180_ +#define _ZEPHYR_DTS_BINDING_LPC54018J4MET180_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CAN1_RD_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG22_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG23_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG24_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG25_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG26_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG27_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMIC0_CLK0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define SCT0_IN0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define ADC0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define ADC0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define CAN1_TD_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 1) /* PIO0_1 */ +#define CTIMER0_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define DMA0_TRIG0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG10_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG11_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG12_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG13_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG14_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG15_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG16_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG17_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG18_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG19_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG20_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG21_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG22_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG23_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG24_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG25_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG26_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG27_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG28_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG29_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG7_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG8_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG9_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMIC0_DATA0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 5) /* PIO0_1 */ +#define FC3_CTS_SDA_SSEL0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 2) /* PIO0_1 */ +#define GPIO_PIO01_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define 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PIO1_2 */ +#define DMA0_TRIG22_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG23_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG24_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG25_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG26_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG27_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG28_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG29_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG2_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG3_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG4_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG5_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG6_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG7_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) 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PIO1_31 */ +#define DMA0_TRIG16_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG17_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG18_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG19_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG20_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG21_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG22_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG23_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG24_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG25_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG26_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG27_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG28_PIO1_31 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FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define LCD_LCD_VD11_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 1) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define LCD_LCD_VD12_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 1) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define LCD_LCD_VD13_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 1) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define LCD_LCD_VD14_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 1) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define LCD_LCD_VD15_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 1) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define LCD_LCD_VD16_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 1) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define LCD_LCD_VD17_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 1) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define LCD_LCD_VD18_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 1) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define LCD_LCD_VD19_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 1) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define LCD_LCD_VD0_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 2) /* PIO3_6 */ +#define LCD_LCD_VD20_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 1) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define LCD_LCD_VD1_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 2) /* PIO3_7 */ +#define LCD_LCD_VD21_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 1) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define LCD_LCD_VD22_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 1) /* PIO3_8 */ +#define LCD_LCD_VD2_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 2) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define LCD_LCD_VD23_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 1) /* PIO3_9 */ +#define LCD_LCD_VD3_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 2) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define SD_BACKEND_PWR_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 2) /* PIO3_21 */ +#define UTICK0_CAPTURE2_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 4) /* PIO3_21 */ +#define ADC0_CH10_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC9_TXD_SCL_MISO_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 1) /* PIO3_22 */ +#define GPIO_PIO322_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC2_CTS_SDA_SSEL0_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 1) /* PIO3_23 */ +#define GPIO_PIO323_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 0) /* PIO3_23 */ +#define UTICK0_CAPTURE3_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 3) /* PIO3_23 */ +#define CTIMER4_CAPTURE0_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 2) /* PIO3_24 */ +#define FC2_RTS_SCL_SSEL1_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 1) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 0) /* PIO3_24 */ +#define USB0_VBUS_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 3) /* PIO3_24 */ +#define CTIMER4_CAPTURE2_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 2) /* PIO3_25 */ +#define EMC_EMC_A14_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 6) /* PIO3_25 */ +#define FC4_SCK_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 3) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 0) /* PIO3_25 */ +#define EMC_EMC_A15_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 6) /* PIO3_26 */ +#define FC4_RXD_SDA_MOSI_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 3) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 0) /* PIO3_26 */ +#define SCT0_OUT0_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 2) /* PIO3_26 */ +#define EMC_EMC_A16_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 6) /* PIO3_27 */ +#define FC4_TXD_SCL_MISO_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 3) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 0) /* PIO3_27 */ +#define SCT0_OUT1_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 2) /* PIO3_27 */ +#define EMC_EMC_A17_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 6) /* PIO3_28 */ +#define FC4_CTS_SDA_SSEL0_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 3) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 0) /* PIO3_28 */ +#define SCT0_OUT2_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 2) /* PIO3_28 */ +#define EMC_EMC_A18_PIO3_29 IOCON_MUX(125, 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PIO2_16 */ +#define USB1_PORTPWRN_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 3) /* PIO2_16 */ +#define CTIMER1_CAPTURE1_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 4) /* PIO2_17 */ +#define FC8_RXD_SDA_MOSI_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 5) /* PIO2_17 */ +#define GPIO_PIO217_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 0) /* PIO2_17 */ +#define LCD_CLKIN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 1) /* PIO2_17 */ +#define USB1_LEDN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 2) /* PIO2_17 */ +#define USB1_OVERCURRENTN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 3) /* PIO2_17 */ +#define CTIMER3_MATCH0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 4) /* PIO2_18 */ +#define FC3_RXD_SDA_MOSI_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 2) /* PIO2_18 */ +#define FC7_SCK_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 3) /* PIO2_18 */ +#define GPIO_PIO218_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 0) /* PIO2_18 */ +#define LCD_LCD_VD0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 1) /* PIO2_18 */ +#define CTIMER3_MATCH1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 4) /* PIO2_19 */ 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PIO2_21 */ +#define LCD_LCD_VD3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 1) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define FC10_RTS_SCL_SSEL1_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 6) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define LCD_LCD_VD4_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 1) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define FC10_SSEL2_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 6) /* PIO2_23 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define LCD_LCD_VD5_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 1) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define FC10_SSEL3_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 6) /* PIO2_24 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define LCD_LCD_VD6_PIO2_24 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*/ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define LCD_LCD_VD10_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 1) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define LCD_LCD_VD11_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 1) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define LCD_LCD_VD12_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 1) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define LCD_LCD_VD13_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 1) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define LCD_LCD_VD14_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 1) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define LCD_LCD_VD15_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 1) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define LCD_LCD_VD16_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 1) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define LCD_LCD_VD17_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 1) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define LCD_LCD_VD18_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 1) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define LCD_LCD_VD19_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 1) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define LCD_LCD_VD0_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 2) /* PIO3_6 */ +#define LCD_LCD_VD20_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 1) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define LCD_LCD_VD1_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 2) /* PIO3_7 */ +#define LCD_LCD_VD21_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 1) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define LCD_LCD_VD22_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 1) /* PIO3_8 */ +#define LCD_LCD_VD2_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 2) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define LCD_LCD_VD23_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 1) /* PIO3_9 */ +#define LCD_LCD_VD3_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 2) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, 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0) /* PIO3_30 */ +#define SCT0_OUT4_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 2) /* PIO3_30 */ +#define CTIMER4_MATCH2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 3) /* PIO3_31 */ +#define EMC_EMC_A20_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 6) /* PIO3_31 */ +#define FC9_RTS_SCL_SSEL1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 1) /* PIO3_31 */ +#define GPIO_PIO331_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 0) /* PIO3_31 */ +#define SCT0_IN0_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN3_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN4_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN6_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_OUT5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 2) /* PIO3_31 */ +#define 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+#define SCT0_IN0_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN1_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN3_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN4_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN5_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN6_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define EMC_EMC_CS3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 6) /* PIO4_2 */ +#define FC6_RXD_SDA_MOSI_DATA_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 2) /* PIO4_2 */ +#define GPIO_PIO42_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 0) /* PIO4_2 */ +#define SCT0_IN0_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN1_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN2_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ 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PIO4_3 */ +#define EMC_EMC_DYCS3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 6) /* PIO4_4 */ +#define FC0_RTS_SCL_SSEL1_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 3) /* PIO4_4 */ +#define FC4_SSEL3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 2) /* PIO4_4 */ +#define GPIO_PIO44_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 0) /* PIO4_4 */ +#define SCT0_IN0_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN1_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN2_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN4_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN5_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN6_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define CTIMER4_MATCH3_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 4) /* PIO4_5 */ +#define EMC_EMC_CKE2_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 6) /* PIO4_5 */ +#define FC0_CTS_SDA_SSEL0_PIO4_5 IOCON_MUX(133, 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IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN2_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN3_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN4_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN5_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN6_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define CTIMER4_MATCH0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 2) /* PIO4_13 */ +#define ENET_TX_EN_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 1) /* PIO4_13 */ +#define GPIO_PIO413_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 0) /* PIO4_13 */ +#define SCT0_IN0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN1_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN2_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN3_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN4_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN5_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN6_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define CTIMER4_MATCH1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 2) /* PIO4_14 */ +#define ENET_RX_CLK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 1) /* PIO4_14 */ +#define FC9_SCK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 3) /* PIO4_14 */ +#define GPIO_PIO414_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 0) /* PIO4_14 */ +#define SCT0_IN0_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN2_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN3_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN4_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN5_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN6_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define CTIMER4_MATCH2_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 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+#define FC2_RXD_SDA_MOSI_PIO4_20 IOCON_MUX(148, IOCON_TYPE_D, 3) /* PIO4_20 */ +#define GPIO_PIO420_PIO4_20 IOCON_MUX(148, IOCON_TYPE_D, 0) /* PIO4_20 */ +#define SD_CMD_PIO4_20 IOCON_MUX(148, IOCON_TYPE_D, 2) /* PIO4_20 */ +#define CTIMER2_MATCH3_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 4) /* PIO4_21 */ +#define EMC_EMC_D16_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 6) /* PIO4_21 */ +#define ENET_ENET_TXD2_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 1) /* PIO4_21 */ +#define FC2_TXD_SCL_MISO_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 3) /* PIO4_21 */ +#define GPIO_PIO421_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 0) /* PIO4_21 */ +#define SD_POW_EN_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 2) /* PIO4_21 */ +#define CTIMER1_MATCH3_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 4) /* PIO4_22 */ +#define EMC_EMC_D17_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 6) /* PIO4_22 */ +#define ENET_ENET_TXD3_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 1) /* PIO4_22 */ +#define FC2_RTS_SCL_SSEL1_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 3) /* PIO4_22 */ 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*/ +#define GPIO_PIO53_PIO5_3 IOCON_MUX(163, IOCON_TYPE_D, 0) /* PIO5_3 */ +#define SDIF_SD_VOLT2_PIO5_3 IOCON_MUX(163, IOCON_TYPE_D, 2) /* PIO5_3 */ +#define CTIMER3_CAPTURE2_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 3) /* PIO5_4 */ +#define EMC_EMC_D31_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 6) /* PIO5_4 */ +#define ENET_MDIO_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 1) /* PIO5_4 */ +#define FC4_SSEL2_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 4) /* PIO5_4 */ +#define GPIO_PIO54_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 0) /* PIO5_4 */ +#define SD_BACKEND_PWR_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 2) /* PIO5_4 */ +#define CTIMER3_CAPTURE3_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 3) /* PIO5_5 */ +#define DMIC0_CLK1_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 2) /* PIO5_5 */ +#define EMC_EMC_A21_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 6) /* PIO5_5 */ +#define FC4_SSEL3_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 4) /* PIO5_5 */ +#define GPIO_PIO55_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 0) /* PIO5_5 */ +#define SCT0_IN0_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN1_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN2_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN3_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN4_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN5_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN6_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define TRACECLK_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 5) /* PIO5_5 */ +#define DMIC0_DATA1_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 2) /* PIO5_6 */ +#define EMC_EMC_A22_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 6) /* PIO5_6 */ +#define FC5_SCK_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 3) /* PIO5_6 */ +#define GPIO_PIO56_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 0) /* PIO5_6 */ +#define SCT0_IN0_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN1_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN2_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN3_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN4_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN5_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN6_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_OUT5_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 4) /* PIO5_6 */ +#define SWD_TRACEDATA0_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 5) /* PIO5_6 */ +#define EMC_EMC_A23_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 6) /* PIO5_7 */ +#define FC5_RXD_SDA_MOSI_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 3) /* PIO5_7 */ +#define GPIO_PIO57_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 0) /* PIO5_7 */ +#define MCLK_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 2) /* PIO5_7 */ +#define SCT0_IN0_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_IN1_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_IN2_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_IN3_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_IN4_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_IN5_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_IN6_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_OUT6_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 4) /* PIO5_7 */ +#define SWD_TRACEDATA1_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 5) /* PIO5_7 */ +#define DMIC0_CLK0_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 2) /* PIO5_8 */ +#define EMC_EMC_A24_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 6) /* PIO5_8 */ +#define FC5_TXD_SCL_MISO_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 3) /* PIO5_8 */ +#define GPIO_PIO58_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 0) /* PIO5_8 */ +#define SCT0_IN0_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN1_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN2_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN3_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN4_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN5_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN6_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_OUT7_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 4) /* PIO5_8 */ +#define SWD_TRACEDATA2_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 5) /* PIO5_8 */ +#define DMIC0_DATA0_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 2) /* PIO5_9 */ +#define EMC_EMC_A25_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 6) /* PIO5_9 */ +#define FC5_CTS_SDA_SSEL0_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 3) /* PIO5_9 */ +#define GPIO_PIO59_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 0) /* PIO5_9 */ +#define SCT0_IN0_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN1_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN2_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN3_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN4_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN5_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN6_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_OUT8_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 4) /* PIO5_9 */ +#define SWD_TRACEDATA3_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 5) /* PIO5_9 */ +#define FC5_RTS_SCL_SSEL1_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 3) /* PIO5_10 */ +#define GPIO_PIO510_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 0) /* PIO5_10 */ +#define SCT0_IN0_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN1_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN2_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN3_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN4_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN5_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN6_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_OUT9_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 4) /* PIO5_10 */ +#define UTICK0_CAPTURE3_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 5) /* PIO5_10 */ + +#endif diff --git a/dts/nxp/lpc/LPC54018JET180-pinctrl.h b/dts/nxp/lpc/LPC54018JET180-pinctrl.h new file mode 100644 index 000000000..605f2ae9e --- /dev/null +++ b/dts/nxp/lpc/LPC54018JET180-pinctrl.h @@ -0,0 +1,3606 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54018JET180/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54018JET180_ +#define _ZEPHYR_DTS_BINDING_LPC54018JET180_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CAN1_RD_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG22_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG23_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG24_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG25_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG26_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG27_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMIC0_CLK0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define SCT0_IN0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define ADC0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define ADC0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define CAN1_TD_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 1) /* PIO0_1 */ +#define CTIMER0_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define DMA0_TRIG0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG10_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG11_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG12_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG13_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG14_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG15_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG16_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG17_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG18_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG19_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG20_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG21_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG22_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG23_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG24_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG25_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG26_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG27_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG28_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG29_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG7_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG8_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG9_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMIC0_DATA0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 5) /* PIO0_1 */ +#define FC3_CTS_SDA_SSEL0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 2) /* PIO0_1 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+#define USB0_LEDN_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 2) /* PIO2_15 */ +#define USB0_OVERCURRENTN_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 3) /* PIO2_15 */ +#define CTIMER1_MATCH3_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 4) /* PIO2_16 */ +#define FC8_SCK_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 5) /* PIO2_16 */ +#define GPIO_PIO216_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 0) /* PIO2_16 */ +#define LCD_LP_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 1) /* PIO2_16 */ +#define USB1_FRAME_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 2) /* PIO2_16 */ +#define USB1_PORTPWRN_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 3) /* PIO2_16 */ +#define CTIMER1_CAPTURE1_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 4) /* PIO2_17 */ +#define FC8_RXD_SDA_MOSI_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 5) /* PIO2_17 */ +#define GPIO_PIO217_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 0) /* PIO2_17 */ +#define LCD_CLKIN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 1) /* PIO2_17 */ +#define USB1_LEDN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 2) /* PIO2_17 */ +#define USB1_OVERCURRENTN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 3) /* PIO2_17 */ +#define CTIMER3_MATCH0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 4) /* PIO2_18 */ +#define FC3_RXD_SDA_MOSI_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 2) /* PIO2_18 */ +#define FC7_SCK_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 3) /* PIO2_18 */ +#define GPIO_PIO218_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 0) /* PIO2_18 */ +#define LCD_LCD_VD0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 1) /* PIO2_18 */ +#define CTIMER3_MATCH1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 4) /* PIO2_19 */ +#define FC3_TXD_SCL_MISO_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 2) /* PIO2_19 */ +#define FC7_RXD_SDA_MOSI_DATA_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 3) /* PIO2_19 */ +#define GPIO_PIO219_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 0) /* PIO2_19 */ +#define LCD_LCD_VD1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 1) /* PIO2_19 */ +#define CTIMER3_MATCH2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 4) /* PIO2_20 */ +#define CTIMER4_CAPTURE0_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 5) /* PIO2_20 */ +#define FC3_RTS_SCL_SSEL1_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 2) /* PIO2_20 */ +#define FC7_TXD_SCL_MISO_WS_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 3) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 0) /* PIO2_20 */ +#define LCD_LCD_VD2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 1) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define LCD_LCD_VD3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 1) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define FC10_RTS_SCL_SSEL1_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 6) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define LCD_LCD_VD4_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 1) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define FC10_SSEL2_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 6) /* PIO2_23 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define LCD_LCD_VD5_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 1) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define FC10_SSEL3_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 6) /* PIO2_24 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define LCD_LCD_VD6_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 1) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define LCD_LCD_VD7_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 1) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define LCD_LCD_VD8_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 1) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define LCD_LCD_VD9_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 1) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define LCD_LCD_VD10_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 1) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define LCD_LCD_VD11_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 1) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define LCD_LCD_VD12_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 1) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define LCD_LCD_VD13_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 1) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define LCD_LCD_VD14_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 1) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, 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PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define SD_BACKEND_PWR_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 2) /* PIO3_21 */ +#define UTICK0_CAPTURE2_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 4) /* PIO3_21 */ +#define ADC0_CH10_PIO3_22 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SCT0_IN2_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN4_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN5_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN6_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define CTIMER4_MATCH3_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 4) /* PIO4_5 */ +#define EMC_EMC_CKE2_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 6) /* PIO4_5 */ +#define FC0_CTS_SDA_SSEL0_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 3) /* PIO4_5 */ +#define FC9_CTS_SDA_SSEL0_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 2) /* PIO4_5 */ +#define GPIO_PIO45_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 0) /* PIO4_5 */ +#define SCT0_IN0_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN1_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN2_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN3_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN4_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN5_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN6_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define EMC_EMC_CKE3_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 6) /* PIO4_6 */ +#define FC9_RTS_SCL_SSEL1_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 2) /* PIO4_6 */ +#define GPIO_PIO46_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 0) /* PIO4_6 */ +#define SCT0_IN0_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN1_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN2_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN3_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN4_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN5_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN6_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define CTIMER4_CAPTURE3_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 2) /* PIO4_7 */ +#define GPIO_PIO47_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 0) /* PIO4_7 */ +#define SCT0_IN0_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN1_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN2_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN3_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN4_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN5_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN6_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define USB0_FRAME_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 4) /* PIO4_7 */ +#define USB0_PORTPWRN_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 3) /* PIO4_7 */ +#define ENET_ENET_TXD0_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 1) /* PIO4_8 */ +#define FC2_SCK_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 2) /* PIO4_8 */ +#define GPIO_PIO48_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 0) /* PIO4_8 */ +#define SCT0_IN0_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN1_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN2_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN3_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN4_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN5_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN6_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define USB0_LEDN_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 4) /* PIO4_8 */ +#define USB0_OVERCURRENTN_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 3) /* PIO4_8 */ +#define ENET_ENET_TXD1_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 1) /* PIO4_9 */ +#define FC2_RXD_SDA_MOSI_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 2) /* PIO4_9 */ +#define GPIO_PIO49_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 0) /* PIO4_9 */ +#define SCT0_IN0_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN1_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN2_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN3_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN4_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN5_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN6_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define USB1_FRAME_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 4) /* PIO4_9 */ +#define USB1_PORTPWRN_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 3) /* PIO4_9 */ +#define ENET_RX_DV_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 1) /* PIO4_10 */ +#define FC2_TXD_SCL_MISO_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 2) /* PIO4_10 */ +#define GPIO_PIO410_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 0) /* PIO4_10 */ +#define SCT0_IN0_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN1_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN2_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN3_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN4_PIO4_10 IOCON_MUX(138, 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+#define SCT0_IN6_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define USB0_IDVALUE_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 3) /* PIO4_11 */ +#define ENET_ENET_RXD1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 1) /* PIO4_12 */ +#define FC2_RTS_SCL_SSEL1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 2) /* PIO4_12 */ +#define GPIO_PIO412_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 0) /* PIO4_12 */ +#define SCT0_IN0_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN2_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN3_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN4_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN5_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN6_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define CTIMER4_MATCH0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 2) /* PIO4_13 */ +#define ENET_TX_EN_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 1) /* PIO4_13 */ +#define GPIO_PIO413_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 0) /* PIO4_13 */ +#define SCT0_IN0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN1_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN2_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN3_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN4_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN5_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN6_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define CTIMER4_MATCH1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 2) /* PIO4_14 */ +#define ENET_RX_CLK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 1) /* PIO4_14 */ +#define FC9_SCK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 3) /* PIO4_14 */ +#define GPIO_PIO414_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 0) /* PIO4_14 */ +#define SCT0_IN0_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN2_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN3_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN4_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN5_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN6_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define CTIMER4_MATCH2_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 2) /* PIO4_15 */ +#define ENET_MDC_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 1) /* PIO4_15 */ +#define FC9_RXD_SDA_MOSI_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 3) /* PIO4_15 */ +#define GPIO_PIO415_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 0) /* PIO4_15 */ +#define CTIMER4_MATCH3_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 2) /* PIO4_16 */ +#define ENET_MDIO_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 1) /* PIO4_16 */ +#define FC9_TXD_SCL_MISO_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 3) /* PIO4_16 */ +#define GPIO_PIO416_PIO4_16 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Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54113J256BD64_ +#define _ZEPHYR_DTS_BINDING_LPC54113J256BD64_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CTIMER0_CAPTURE0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define FC0_RXD_SDA_MOSI_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define FC3_CTS_SDA_SSEL0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define SCT0_OUT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define ADC0_TRIG0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define ADC0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define 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DMA0_TRIG3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG7_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG8_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG9_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define FC0_TXD_SCL_MISO_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 1) /* PIO0_1 */ +#define FC3_RTS_SCL_SSEL1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 2) /* PIO0_1 */ +#define GPIO_PIO01_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define 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+#define DMA0_TRIG13_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG14_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG15_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG16_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG17_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG18_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG19_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG7_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define 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+#define DMA0_TRIG12_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG13_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG14_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG15_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG16_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG17_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG18_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG19_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG1_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG20_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG21_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG22_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG23_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG24_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* 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IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG18_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG19_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG20_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG21_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG22_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG23_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG24_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG25_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG26_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG27_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG28_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG29_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG4_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG5_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG8_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG9_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define EMC_EMC_D15_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 6) /* PIO1_31 */ +#define FC8_CTS_SDA_SSEL0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 5) /* PIO1_31 */ +#define GPIO_PIO131_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define MCLK_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 1) /* PIO1_31 */ +#define PINT_PINT0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT1_PIO1_31 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_ZEPHYR_DTS_BINDING_LPC54605J256ET100_ +#define _ZEPHYR_DTS_BINDING_LPC54605J256ET100_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG22_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG23_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG24_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG25_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG26_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG27_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMIC0_CLK0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define 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+#define FC7_TXD_SCL_MISO_WS_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 1) /* PIO1_30 */ +#define GPIO_PIO130_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT0_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT1_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT2_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT3_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT4_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT5_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT6_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT7_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define SCT0_IN0_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN1_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN2_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN3_PIO1_30 IOCON_MUX(62, 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000000000..8f8d5218b --- /dev/null +++ b/dts/nxp/lpc/LPC54605J256ET180-pinctrl.h @@ -0,0 +1,3516 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54605J256ET180/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54605J256ET180_ +#define _ZEPHYR_DTS_BINDING_LPC54605J256ET180_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* 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*/ +#define DMA0_TRIG25_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG26_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG27_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMIC0_CLK0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define 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PINT_PINT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define SCT0_OUT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 4) /* PIO1_31 */ +#define ADC0_CH7_PIO2_0 IOCON_MUX(64, IOCON_TYPE_D, 0) /* PIO2_0 */ +#define CTIMER1_CAPTURE0_PIO2_0 IOCON_MUX(64, IOCON_TYPE_D, 4) /* PIO2_0 */ +#define FC0_RXD_SDA_MOSI_PIO2_0 IOCON_MUX(64, IOCON_TYPE_D, 2) /* PIO2_0 */ +#define GPIO_PIO20_PIO2_0 IOCON_MUX(64, IOCON_TYPE_D, 0) /* PIO2_0 */ +#define ADC0_CH8_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 0) /* PIO2_1 */ +#define CTIMER1_MATCH0_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 4) /* PIO2_1 */ +#define FC0_TXD_SCL_MISO_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 2) /* PIO2_1 */ +#define GPIO_PIO21_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 0) /* PIO2_1 */ +#define CTIMER1_MATCH1_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 4) /* PIO2_2 */ +#define FC3_SSEL3_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 2) /* PIO2_2 */ +#define GPIO_PIO22_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 0) /* PIO2_2 */ +#define SCT0_OUT6_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 3) /* PIO2_2 */ +#define CTIMER2_MATCH0_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 4) /* PIO2_3 */ +#define FC1_RXD_SDA_MOSI_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 3) /* PIO2_3 */ +#define GPIO_PIO23_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 0) /* PIO2_3 */ +#define SD_CLK_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 2) /* PIO2_3 */ +#define CTIMER2_MATCH1_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 4) /* PIO2_4 */ +#define FC1_TXD_SCL_MISO_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 3) /* PIO2_4 */ +#define GPIO_PIO24_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 0) /* PIO2_4 */ +#define SD_CMD_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 2) /* PIO2_4 */ +#define CTIMER1_MATCH2_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 4) /* PIO2_5 */ +#define FC1_CTS_SDA_SSEL0_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 3) /* PIO2_5 */ +#define GPIO_PIO25_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 0) /* PIO2_5 */ +#define SD_POW_EN_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 2) /* PIO2_5 */ +#define CTIMER0_CAPTURE0_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 4) /* PIO2_6 */ +#define FC1_RTS_SCL_SSEL1_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 3) /* PIO2_6 */ +#define GPIO_PIO26_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 0) /* PIO2_6 */ +#define SDIF_SD_D0_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 2) /* PIO2_6 */ +#define CTIMER0_CAPTURE1_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 4) /* PIO2_7 */ +#define GPIO_PIO27_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 0) /* PIO2_7 */ +#define SDIF_SD_D1_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 2) /* PIO2_7 */ +#define SYSCON_FREQMEB_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 3) /* PIO2_7 */ +#define CTIMER0_MATCH0_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 4) /* PIO2_8 */ +#define GPIO_PIO28_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 0) /* PIO2_8 */ +#define SDIF_SD_D2_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 2) /* PIO2_8 */ +#define CTIMER0_MATCH1_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 4) /* PIO2_9 */ +#define GPIO_PIO29_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 0) /* PIO2_9 */ +#define SDIF_SD_D3_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 2) /* PIO2_9 */ +#define GPIO_PIO210_PIO2_10 IOCON_MUX(74, IOCON_TYPE_D, 0) /* PIO2_10 */ +#define SD_CARD_DET_N_PIO2_10 IOCON_MUX(74, IOCON_TYPE_D, 2) /* PIO2_10 */ +#define FC5_SCK_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 5) /* PIO2_11 */ +#define GPIO_PIO211_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 0) /* PIO2_11 */ +#define SDIF_SD_VOLT0_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 2) /* PIO2_11 */ +#define FC5_RXD_SDA_MOSI_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 5) /* PIO2_12 */ +#define GPIO_PIO212_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 0) /* PIO2_12 */ +#define SDIF_SD_VOLT1_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 2) /* PIO2_12 */ +#define USB0_IDVALUE_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 3) /* PIO2_12 */ +#define FC5_TXD_SCL_MISO_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 5) /* PIO2_13 */ +#define GPIO_PIO213_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 0) /* PIO2_13 */ +#define SDIF_SD_VOLT2_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 2) /* PIO2_13 */ +#define CTIMER0_MATCH2_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 4) /* PIO2_14 */ +#define FC5_CTS_SDA_SSEL0_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 5) /* PIO2_14 */ +#define GPIO_PIO214_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 0) /* PIO2_14 */ +#define USB0_FRAME_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 2) /* PIO2_14 */ +#define USB0_PORTPWRN_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 3) /* PIO2_14 */ +#define CTIMER0_MATCH3_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 4) /* PIO2_15 */ +#define FC5_RTS_SCL_SSEL1_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 5) /* PIO2_15 */ +#define GPIO_PIO215_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 0) /* PIO2_15 */ +#define USB0_OVERCURRENTN_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 3) /* PIO2_15 */ +#define USB0_UP_LED_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 2) /* PIO2_15 */ +#define CTIMER1_MATCH3_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 4) /* PIO2_16 */ +#define FC8_SCK_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 5) /* PIO2_16 */ +#define GPIO_PIO216_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 0) /* PIO2_16 */ +#define USB1_FRAME_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 2) /* PIO2_16 */ +#define USB1_PORTPWRN_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 3) /* PIO2_16 */ +#define CTIMER1_CAPTURE1_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 4) /* PIO2_17 */ +#define FC8_RXD_SDA_MOSI_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 5) /* PIO2_17 */ +#define GPIO_PIO217_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 0) /* PIO2_17 */ +#define USB1_OVERCURRENTN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 3) /* PIO2_17 */ +#define USB1_UP_LED_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 2) /* PIO2_17 */ +#define CTIMER3_MATCH0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 4) /* PIO2_18 */ +#define FC3_RXD_SDA_MOSI_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 2) /* PIO2_18 */ +#define FC7_SCK_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 3) /* PIO2_18 */ +#define GPIO_PIO218_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 0) /* PIO2_18 */ +#define CTIMER3_MATCH1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 4) /* PIO2_19 */ +#define FC3_TXD_SCL_MISO_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 2) /* PIO2_19 */ +#define FC7_RXD_SDA_MOSI_DATA_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 3) /* PIO2_19 */ +#define GPIO_PIO219_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 0) /* PIO2_19 */ +#define CTIMER3_MATCH2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 4) /* PIO2_20 */ +#define CTIMER4_CAPTURE0_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 5) /* PIO2_20 */ +#define FC3_RTS_SCL_SSEL1_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 2) /* PIO2_20 */ +#define FC7_TXD_SCL_MISO_WS_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 3) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 0) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define SD_BACKEND_PWR_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 2) /* PIO3_21 */ +#define UTICK0_CAPTURE2_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 4) /* PIO3_21 */ +#define ADC0_CH10_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC9_TXD_SCL_MISO_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 1) /* PIO3_22 */ +#define GPIO_PIO322_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC2_CTS_SDA_SSEL0_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 1) /* PIO3_23 */ +#define GPIO_PIO323_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 0) /* PIO3_23 */ +#define UTICK0_CAPTURE3_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 3) /* PIO3_23 */ +#define CTIMER4_CAPTURE0_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 2) /* PIO3_24 */ +#define FC2_RTS_SCL_SSEL1_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 1) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 0) /* PIO3_24 */ +#define USB0_VBUS_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 3) /* PIO3_24 */ +#define CTIMER4_CAPTURE2_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 2) /* PIO3_25 */ +#define EMC_EMC_A14_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 6) /* PIO3_25 */ +#define FC4_SCK_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 3) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 0) /* PIO3_25 */ +#define EMC_EMC_A15_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 6) /* PIO3_26 */ +#define FC4_RXD_SDA_MOSI_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 3) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 0) /* PIO3_26 */ +#define SCT0_OUT0_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 2) /* PIO3_26 */ +#define EMC_EMC_A16_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 6) /* PIO3_27 */ +#define FC4_TXD_SCL_MISO_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 3) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 0) /* PIO3_27 */ +#define SCT0_OUT1_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 2) /* PIO3_27 */ +#define EMC_EMC_A17_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 6) /* PIO3_28 */ +#define FC4_CTS_SDA_SSEL0_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 3) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 0) /* PIO3_28 */ +#define SCT0_OUT2_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 2) /* PIO3_28 */ +#define EMC_EMC_A18_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 6) /* PIO3_29 */ +#define FC4_RTS_SCL_SSEL1_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 3) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 0) /* PIO3_29 */ +#define SCT0_OUT3_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 2) /* PIO3_29 */ +#define EMC_EMC_A19_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 6) /* PIO3_30 */ +#define FC4_SSEL2_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 3) /* PIO3_30 */ +#define FC9_CTS_SDA_SSEL0_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 1) /* PIO3_30 */ +#define GPIO_PIO330_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 0) /* PIO3_30 */ +#define SCT0_OUT4_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 2) /* PIO3_30 */ +#define CTIMER4_MATCH2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 3) /* PIO3_31 */ +#define EMC_EMC_A20_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 6) /* PIO3_31 */ +#define FC9_RTS_SCL_SSEL1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 1) /* PIO3_31 */ +#define GPIO_PIO331_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 0) /* PIO3_31 */ +#define SCT0_IN0_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN3_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN4_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN6_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_OUT5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 2) /* PIO3_31 */ +#define CTIMER4_CAPTURE1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 3) /* PIO4_0 */ +#define EMC_EMC_CS1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 6) /* PIO4_0 */ +#define FC6_CTS_SDA_SSEL0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 2) /* PIO4_0 */ +#define GPIO_PIO40_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 0) /* PIO4_0 */ +#define SCT0_IN0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN2_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN3_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN4_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN5_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN6_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define EMC_EMC_CS2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 6) /* PIO4_1 */ +#define FC6_SCK_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 2) /* PIO4_1 */ +#define GPIO_PIO41_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 0) /* PIO4_1 */ +#define SCT0_IN0_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN1_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN3_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN4_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN5_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN6_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define EMC_EMC_CS3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 6) /* PIO4_2 */ +#define FC6_RXD_SDA_MOSI_DATA_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 2) /* PIO4_2 */ +#define GPIO_PIO42_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 0) /* PIO4_2 */ +#define SCT0_IN0_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN1_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN2_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN4_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN5_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN6_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define CTIMER0_CAPTURE3_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 3) /* PIO4_3 */ +#define EMC_EMC_DYCS2_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 6) /* PIO4_3 */ +#define FC6_TXD_SCL_MISO_WS_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 2) /* PIO4_3 */ +#define GPIO_PIO43_PIO4_3 IOCON_MUX(131, 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GPIO_PIO47_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 0) /* PIO4_7 */ +#define SCT0_IN0_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN1_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN2_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN3_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN4_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN5_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN6_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define USB0_FRAME_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 4) /* PIO4_7 */ +#define USB0_PORTPWRN_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 3) /* PIO4_7 */ +#define FC2_SCK_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 2) /* PIO4_8 */ +#define GPIO_PIO48_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 0) /* PIO4_8 */ +#define SCT0_IN0_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN1_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN2_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN3_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN4_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN5_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN6_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define USB0_OVERCURRENTN_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 3) /* PIO4_8 */ +#define USB0_UP_LED_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 4) /* PIO4_8 */ +#define FC2_RXD_SDA_MOSI_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 2) /* PIO4_9 */ +#define GPIO_PIO49_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 0) /* PIO4_9 */ +#define SCT0_IN0_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN1_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN2_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN3_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN4_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN5_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN6_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define USB1_FRAME_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 4) /* PIO4_9 */ +#define USB1_PORTPWRN_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 3) /* PIO4_9 */ +#define FC2_TXD_SCL_MISO_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 2) /* PIO4_10 */ +#define GPIO_PIO410_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 0) /* PIO4_10 */ +#define SCT0_IN0_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN1_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN2_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN3_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN4_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN5_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN6_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define USB1_OVERCURRENTN_PIO4_10 IOCON_MUX(138, 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+#define SCT0_IN0_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN2_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN3_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN4_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN5_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN6_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define CTIMER4_MATCH0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 2) /* PIO4_13 */ +#define GPIO_PIO413_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 0) /* PIO4_13 */ +#define SCT0_IN0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN1_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN2_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN3_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN4_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN5_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN6_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define CTIMER4_MATCH1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 2) /* PIO4_14 */ +#define FC9_SCK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 3) /* PIO4_14 */ +#define GPIO_PIO414_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 0) /* PIO4_14 */ +#define SCT0_IN0_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN2_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN3_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN4_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN5_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN6_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define CTIMER4_MATCH2_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 2) /* PIO4_15 */ +#define FC9_RXD_SDA_MOSI_PIO4_15 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Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54605J512ET100_ +#define _ZEPHYR_DTS_BINDING_LPC54605J512ET100_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* 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000000000..9274f8db1 --- /dev/null +++ b/dts/nxp/lpc/LPC54605J512ET180-pinctrl.h @@ -0,0 +1,3516 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54605J512ET180/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54605J512ET180_ +#define _ZEPHYR_DTS_BINDING_LPC54605J512ET180_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG22_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG23_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG24_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG25_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG26_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG27_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMIC0_CLK0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define 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USB1_PORTPWRN_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 3) /* PIO2_16 */ +#define CTIMER1_CAPTURE1_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 4) /* PIO2_17 */ +#define FC8_RXD_SDA_MOSI_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 5) /* PIO2_17 */ +#define GPIO_PIO217_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 0) /* PIO2_17 */ +#define USB1_OVERCURRENTN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 3) /* PIO2_17 */ +#define USB1_UP_LED_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 2) /* PIO2_17 */ +#define CTIMER3_MATCH0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 4) /* PIO2_18 */ +#define FC3_RXD_SDA_MOSI_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 2) /* PIO2_18 */ +#define FC7_SCK_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 3) /* PIO2_18 */ +#define GPIO_PIO218_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 0) /* PIO2_18 */ +#define CTIMER3_MATCH1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 4) /* PIO2_19 */ +#define FC3_TXD_SCL_MISO_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 2) /* PIO2_19 */ +#define FC7_RXD_SDA_MOSI_DATA_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 3) /* PIO2_19 */ +#define GPIO_PIO219_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 0) /* PIO2_19 */ +#define CTIMER3_MATCH2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 4) /* PIO2_20 */ +#define CTIMER4_CAPTURE0_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 5) /* PIO2_20 */ +#define FC3_RTS_SCL_SSEL1_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 2) /* PIO2_20 */ +#define FC7_TXD_SCL_MISO_WS_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 3) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 0) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define SD_BACKEND_PWR_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 2) /* PIO3_21 */ +#define UTICK0_CAPTURE2_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 4) /* PIO3_21 */ +#define ADC0_CH10_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC9_TXD_SCL_MISO_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 1) /* PIO3_22 */ +#define GPIO_PIO322_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC2_CTS_SDA_SSEL0_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 1) /* PIO3_23 */ +#define GPIO_PIO323_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 0) /* PIO3_23 */ +#define UTICK0_CAPTURE3_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 3) /* PIO3_23 */ +#define CTIMER4_CAPTURE0_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 2) /* PIO3_24 */ +#define FC2_RTS_SCL_SSEL1_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 1) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 0) /* PIO3_24 */ +#define USB0_VBUS_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 3) /* PIO3_24 */ +#define CTIMER4_CAPTURE2_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 2) /* PIO3_25 */ +#define EMC_EMC_A14_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 6) /* PIO3_25 */ +#define FC4_SCK_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 3) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 0) /* PIO3_25 */ +#define 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PIO4_0 */ +#define SCT0_IN3_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN4_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN5_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN6_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define EMC_EMC_CS2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 6) /* PIO4_1 */ +#define FC6_SCK_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 2) /* PIO4_1 */ +#define GPIO_PIO41_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 0) /* PIO4_1 */ +#define SCT0_IN0_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN1_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN3_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN4_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN5_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN6_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ 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*/ +#define SCT0_IN5_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define SCT0_IN6_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define SDIF_SD_D6_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 2) /* PIO1_29 */ +#define USB1_FRAME_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 5) /* PIO1_29 */ +#define USB1_PORTPWRN_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 4) /* PIO1_29 */ +#define ADC0_TRIG1_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define ADC0_TRIG2_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG0_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG10_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG11_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG12_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG13_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG14_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG15_PIO1_30 IOCON_MUX(62, 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PIO1_31 */ +#define DMA0_TRIG16_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG17_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG18_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG19_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG20_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG21_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG22_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG23_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG24_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG25_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG26_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG27_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG28_PIO1_31 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+#define PINT_PINT0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT4_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT5_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define SCT0_OUT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 4) /* PIO1_31 */ + +#endif diff --git a/dts/nxp/lpc/LPC54606J256ET100-pinctrl.h b/dts/nxp/lpc/LPC54606J256ET100-pinctrl.h new file mode 100644 index 000000000..4522a7c1a --- /dev/null +++ b/dts/nxp/lpc/LPC54606J256ET100-pinctrl.h @@ -0,0 +1,3138 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54606J256ET100/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54606J256ET100_ +#define _ZEPHYR_DTS_BINDING_LPC54606J256ET100_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CAN1_RD_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* 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*/ +#define DMA0_TRIG27_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMIC0_CLK0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define 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DMA0_TRIG25_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG26_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG27_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG28_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG29_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG4_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG5_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG8_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG9_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define EMC_EMC_D15_PIO1_31 IOCON_MUX(63, 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b/dts/nxp/lpc/LPC54606J256ET180-pinctrl.h new file mode 100644 index 000000000..61245a147 --- /dev/null +++ b/dts/nxp/lpc/LPC54606J256ET180-pinctrl.h @@ -0,0 +1,3563 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54606J256ET180/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54606J256ET180_ +#define _ZEPHYR_DTS_BINDING_LPC54606J256ET180_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CAN1_RD_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG22_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG23_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG24_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG25_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG26_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG27_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMIC0_CLK0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define SCT0_IN0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define ADC0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define ADC0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define CAN1_TD_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 1) /* PIO0_1 */ +#define CTIMER0_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define DMA0_TRIG0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG10_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG11_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG12_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG13_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG14_PIO0_1 IOCON_MUX(1, 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+#define ADC0_TRIG1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define ADC0_TRIG2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define CTIMER0_CAPTURE1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define DMA0_TRIG0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG10_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG11_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG12_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG13_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG14_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG15_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG16_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG17_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG18_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG19_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ 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IOCON_MUX(75, IOCON_TYPE_D, 2) /* PIO2_11 */ +#define FC5_RXD_SDA_MOSI_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 5) /* PIO2_12 */ +#define GPIO_PIO212_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 0) /* PIO2_12 */ +#define SDIF_SD_VOLT1_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 2) /* PIO2_12 */ +#define USB0_IDVALUE_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 3) /* PIO2_12 */ +#define FC5_TXD_SCL_MISO_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 5) /* PIO2_13 */ +#define GPIO_PIO213_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 0) /* PIO2_13 */ +#define SDIF_SD_VOLT2_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 2) /* PIO2_13 */ +#define CTIMER0_MATCH2_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 4) /* PIO2_14 */ +#define FC5_CTS_SDA_SSEL0_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 5) /* PIO2_14 */ +#define GPIO_PIO214_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 0) /* PIO2_14 */ +#define USB0_FRAME_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 2) /* PIO2_14 */ +#define USB0_PORTPWRN_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 3) /* PIO2_14 */ +#define CTIMER0_MATCH3_PIO2_15 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IOCON_MUX(81, IOCON_TYPE_D, 3) /* PIO2_17 */ +#define USB1_UP_LED_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 2) /* PIO2_17 */ +#define CTIMER3_MATCH0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 4) /* PIO2_18 */ +#define FC3_RXD_SDA_MOSI_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 2) /* PIO2_18 */ +#define FC7_SCK_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 3) /* PIO2_18 */ +#define GPIO_PIO218_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 0) /* PIO2_18 */ +#define CTIMER3_MATCH1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 4) /* PIO2_19 */ +#define FC3_TXD_SCL_MISO_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 2) /* PIO2_19 */ +#define FC7_RXD_SDA_MOSI_DATA_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 3) /* PIO2_19 */ +#define GPIO_PIO219_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 0) /* PIO2_19 */ +#define CTIMER3_MATCH2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 4) /* PIO2_20 */ +#define CTIMER4_CAPTURE0_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 5) /* PIO2_20 */ +#define FC3_RTS_SCL_SSEL1_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 2) /* PIO2_20 */ +#define FC7_TXD_SCL_MISO_WS_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 3) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 0) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 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PIO3_31 */ +#define SCT0_IN4_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN6_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_OUT5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 2) /* PIO3_31 */ +#define CTIMER4_CAPTURE1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 3) /* PIO4_0 */ +#define EMC_EMC_CS1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 6) /* PIO4_0 */ +#define FC6_CTS_SDA_SSEL0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 2) /* PIO4_0 */ +#define GPIO_PIO40_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 0) /* PIO4_0 */ +#define SCT0_IN0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN2_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN3_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN4_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN5_PIO4_0 IOCON_MUX(128, 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PIO4_7 */ +#define SCT0_IN2_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN3_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN4_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN5_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN6_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define USB0_FRAME_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 4) /* PIO4_7 */ +#define USB0_PORTPWRN_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 3) /* PIO4_7 */ +#define ENET_ENET_TXD0_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 1) /* PIO4_8 */ +#define FC2_SCK_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 2) /* PIO4_8 */ +#define GPIO_PIO48_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 0) /* PIO4_8 */ +#define SCT0_IN0_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN1_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN2_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN3_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN4_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN5_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN6_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define USB0_OVERCURRENTN_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 3) /* PIO4_8 */ +#define USB0_UP_LED_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 4) /* PIO4_8 */ +#define ENET_ENET_TXD1_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 1) /* PIO4_9 */ +#define FC2_RXD_SDA_MOSI_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 2) /* PIO4_9 */ +#define GPIO_PIO49_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 0) /* PIO4_9 */ +#define SCT0_IN0_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN1_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN2_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN3_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN4_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN5_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN6_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define USB1_FRAME_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 4) /* PIO4_9 */ +#define USB1_PORTPWRN_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 3) /* PIO4_9 */ +#define ENET_RX_DV_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 1) /* PIO4_10 */ +#define FC2_TXD_SCL_MISO_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 2) /* PIO4_10 */ +#define GPIO_PIO410_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 0) /* PIO4_10 */ +#define SCT0_IN0_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN1_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN2_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN3_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN4_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN5_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN6_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define USB1_OVERCURRENTN_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 3) /* PIO4_10 */ +#define USB1_UP_LED_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 4) /* PIO4_10 */ +#define ENET_ENET_RXD0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 1) /* PIO4_11 */ +#define FC2_CTS_SDA_SSEL0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 2) /* PIO4_11 */ +#define GPIO_PIO411_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 0) /* PIO4_11 */ +#define SCT0_IN0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN1_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN2_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN3_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN4_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN5_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN6_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define USB0_IDVALUE_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 3) /* PIO4_11 */ +#define ENET_ENET_RXD1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 1) /* PIO4_12 */ +#define FC2_RTS_SCL_SSEL1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 2) /* PIO4_12 */ +#define GPIO_PIO412_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 0) /* PIO4_12 */ +#define SCT0_IN0_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN2_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN3_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN4_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN5_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN6_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define CTIMER4_MATCH0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 2) /* PIO4_13 */ +#define ENET_TX_EN_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 1) /* PIO4_13 */ +#define GPIO_PIO413_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 0) /* PIO4_13 */ +#define SCT0_IN0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN1_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN2_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN3_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN4_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN5_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN6_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define CTIMER4_MATCH1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 2) /* PIO4_14 */ +#define ENET_RX_CLK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 1) /* PIO4_14 */ +#define FC9_SCK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 3) /* PIO4_14 */ +#define GPIO_PIO414_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 0) /* PIO4_14 */ +#define SCT0_IN0_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN2_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN3_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN4_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN5_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN6_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define CTIMER4_MATCH2_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 2) /* PIO4_15 */ +#define ENET_MDC_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 1) /* PIO4_15 */ +#define FC9_RXD_SDA_MOSI_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 3) /* PIO4_15 */ +#define GPIO_PIO415_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 0) /* PIO4_15 */ +#define CTIMER4_MATCH3_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 2) /* PIO4_16 */ +#define ENET_MDIO_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 1) /* PIO4_16 */ +#define FC9_TXD_SCL_MISO_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 3) /* PIO4_16 */ +#define GPIO_PIO416_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 0) /* PIO4_16 */ + +#endif diff --git a/dts/nxp/lpc/LPC54606J512BD100-pinctrl.h b/dts/nxp/lpc/LPC54606J512BD100-pinctrl.h new file mode 100644 index 000000000..5e7a0837a --- /dev/null +++ b/dts/nxp/lpc/LPC54606J512BD100-pinctrl.h @@ -0,0 +1,3138 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54606J512BD100/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54606J512BD100_ +#define _ZEPHYR_DTS_BINDING_LPC54606J512BD100_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CAN1_RD_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG22_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG23_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG24_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG25_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG26_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG27_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMIC0_CLK0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define SCT0_IN0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define ADC0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define ADC0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define CAN1_TD_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 1) /* PIO0_1 */ +#define CTIMER0_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define DMA0_TRIG0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG10_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG11_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG12_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG13_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG14_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG15_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG16_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG17_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG18_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG19_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG20_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG21_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG22_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG23_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG24_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG25_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG26_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG27_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG28_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG29_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG7_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG8_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG9_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMIC0_DATA0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 5) /* PIO0_1 */ +#define FC3_CTS_SDA_SSEL0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 2) /* PIO0_1 */ +#define GPIO_PIO01_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT7_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define SCT0_IN0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define ADC0_TRIG1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define ADC0_TRIG2_PIO0_2 IOCON_MUX(2, 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PIO2_20 */ +#define CTIMER4_CAPTURE0_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 5) /* PIO2_20 */ +#define FC3_RTS_SCL_SSEL1_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 2) /* PIO2_20 */ +#define FC7_TXD_SCL_MISO_WS_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 3) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 0) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ 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IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define SD_BACKEND_PWR_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 2) /* PIO3_21 */ +#define UTICK0_CAPTURE2_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 4) /* PIO3_21 */ +#define ADC0_CH10_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC9_TXD_SCL_MISO_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 1) /* PIO3_22 */ +#define GPIO_PIO322_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC2_CTS_SDA_SSEL0_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 1) /* PIO3_23 */ +#define GPIO_PIO323_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 0) /* PIO3_23 */ +#define UTICK0_CAPTURE3_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 3) /* PIO3_23 */ +#define CTIMER4_CAPTURE0_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 2) /* PIO3_24 */ +#define FC2_RTS_SCL_SSEL1_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 1) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 0) /* PIO3_24 */ +#define USB0_VBUS_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 3) /* PIO3_24 */ +#define CTIMER4_CAPTURE2_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 2) /* PIO3_25 */ +#define EMC_EMC_A14_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 6) /* PIO3_25 */ +#define FC4_SCK_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 3) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 0) /* PIO3_25 */ +#define EMC_EMC_A15_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 6) /* PIO3_26 */ +#define FC4_RXD_SDA_MOSI_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 3) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 0) /* PIO3_26 */ +#define SCT0_OUT0_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 2) /* PIO3_26 */ +#define EMC_EMC_A16_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 6) /* PIO3_27 */ +#define FC4_TXD_SCL_MISO_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 3) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 0) /* PIO3_27 */ +#define SCT0_OUT1_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 2) /* PIO3_27 */ +#define EMC_EMC_A17_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 6) /* PIO3_28 */ +#define FC4_CTS_SDA_SSEL0_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 3) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 0) /* PIO3_28 */ +#define SCT0_OUT2_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 2) /* PIO3_28 */ +#define EMC_EMC_A18_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 6) /* PIO3_29 */ +#define FC4_RTS_SCL_SSEL1_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 3) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 0) /* PIO3_29 */ +#define SCT0_OUT3_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 2) /* PIO3_29 */ +#define EMC_EMC_A19_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 6) /* PIO3_30 */ +#define FC4_SSEL2_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 3) /* PIO3_30 */ +#define FC9_CTS_SDA_SSEL0_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 1) /* PIO3_30 */ +#define GPIO_PIO330_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 0) /* PIO3_30 */ +#define SCT0_OUT4_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 2) /* PIO3_30 */ +#define CTIMER4_MATCH2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 3) /* PIO3_31 */ +#define EMC_EMC_A20_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 6) /* PIO3_31 */ +#define FC9_RTS_SCL_SSEL1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 1) /* PIO3_31 */ +#define GPIO_PIO331_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 0) /* PIO3_31 */ +#define SCT0_IN0_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN3_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN4_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN6_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_OUT5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 2) /* PIO3_31 */ +#define CTIMER4_CAPTURE1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 3) /* PIO4_0 */ +#define EMC_EMC_CS1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 6) /* PIO4_0 */ +#define FC6_CTS_SDA_SSEL0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 2) /* PIO4_0 */ +#define GPIO_PIO40_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 0) /* PIO4_0 */ +#define SCT0_IN0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN2_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN3_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN4_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN5_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN6_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define EMC_EMC_CS2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 6) /* PIO4_1 */ +#define FC6_SCK_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 2) /* PIO4_1 */ +#define GPIO_PIO41_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 0) /* PIO4_1 */ +#define SCT0_IN0_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN1_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN3_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN4_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN5_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN6_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define EMC_EMC_CS3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 6) /* PIO4_2 */ +#define FC6_RXD_SDA_MOSI_DATA_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 2) /* PIO4_2 */ +#define GPIO_PIO42_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 0) /* PIO4_2 */ +#define SCT0_IN0_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN1_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN2_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN4_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN5_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN6_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define CTIMER0_CAPTURE3_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 3) /* PIO4_3 */ +#define EMC_EMC_DYCS2_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 6) /* PIO4_3 */ +#define FC6_TXD_SCL_MISO_WS_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 2) /* PIO4_3 */ +#define GPIO_PIO43_PIO4_3 IOCON_MUX(131, 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PIO5_0 */ +#define ENET_RX_DV_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 1) /* PIO5_0 */ +#define FC4_RXD_SDA_MOSI_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 4) /* PIO5_0 */ +#define GPIO_PIO50_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 0) /* PIO5_0 */ +#define SDIF_SD_D7_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 2) /* PIO5_0 */ +#define CTIMER3_MATCH3_PIO5_1 IOCON_MUX(161, IOCON_TYPE_D, 3) /* PIO5_1 */ +#define EMC_EMC_D28_PIO5_1 IOCON_MUX(161, IOCON_TYPE_D, 6) /* PIO5_1 */ +#define ENET_CRS_PIO5_1 IOCON_MUX(161, IOCON_TYPE_D, 1) /* PIO5_1 */ +#define FC4_TXD_SCL_MISO_PIO5_1 IOCON_MUX(161, IOCON_TYPE_D, 4) /* PIO5_1 */ +#define GPIO_PIO51_PIO5_1 IOCON_MUX(161, IOCON_TYPE_D, 0) /* PIO5_1 */ +#define SDIF_SD_VOLT0_PIO5_1 IOCON_MUX(161, IOCON_TYPE_D, 2) /* PIO5_1 */ +#define CTIMER3_CAPTURE0_PIO5_2 IOCON_MUX(162, IOCON_TYPE_D, 3) /* PIO5_2 */ +#define EMC_EMC_D29_PIO5_2 IOCON_MUX(162, IOCON_TYPE_D, 6) /* PIO5_2 */ +#define ENET_COL_PIO5_2 IOCON_MUX(162, IOCON_TYPE_D, 1) /* PIO5_2 */ +#define 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PIO1_30 */ +#define DMA0_TRIG27_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG28_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG29_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG2_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG3_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG4_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG5_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG6_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG7_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG8_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG9_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define EMC_EMC_D14_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 6) /* PIO1_30 */ +#define FC7_TXD_SCL_MISO_WS_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 1) /* PIO1_30 */ +#define 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*/ +#define SCT0_IN5_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN6_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SDIF_SD_D7_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 2) /* PIO1_30 */ +#define USB1_OVERCURRENTN_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 4) /* PIO1_30 */ +#define USB1_UP_LED_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 5) /* PIO1_30 */ +#define ADC0_TRIG1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define ADC0_TRIG2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define CTIMER0_MATCH2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 3) /* PIO1_31 */ +#define DMA0_TRIG0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG10_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG11_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG12_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG13_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG14_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG15_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG16_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG17_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG18_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG19_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG20_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG21_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG22_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG23_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG24_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG25_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG26_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG27_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG28_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG29_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG4_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG5_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG8_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG9_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define EMC_EMC_D15_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 6) /* PIO1_31 */ +#define FC8_CTS_SDA_SSEL0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 5) /* PIO1_31 */ +#define GPIO_PIO131_PIO1_31 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+/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54607J256BD208/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54607J256BD208_ +#define _ZEPHYR_DTS_BINDING_LPC54607J256BD208_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define 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IOCON_MUX(66, IOCON_TYPE_D, 3) /* PIO2_2 */ +#define CTIMER2_MATCH0_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 4) /* PIO2_3 */ +#define FC1_RXD_SDA_MOSI_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 3) /* PIO2_3 */ +#define GPIO_PIO23_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 0) /* PIO2_3 */ +#define SD_CLK_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 2) /* PIO2_3 */ +#define CTIMER2_MATCH1_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 4) /* PIO2_4 */ +#define FC1_TXD_SCL_MISO_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 3) /* PIO2_4 */ +#define GPIO_PIO24_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 0) /* PIO2_4 */ +#define SD_CMD_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 2) /* PIO2_4 */ +#define CTIMER1_MATCH2_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 4) /* PIO2_5 */ +#define FC1_CTS_SDA_SSEL0_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 3) /* PIO2_5 */ +#define GPIO_PIO25_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 0) /* PIO2_5 */ +#define SD_POW_EN_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 2) /* PIO2_5 */ +#define CTIMER0_CAPTURE0_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 4) /* PIO2_6 */ +#define FC1_RTS_SCL_SSEL1_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 3) /* PIO2_6 */ +#define GPIO_PIO26_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 0) /* PIO2_6 */ +#define SDIF_SD_D0_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 2) /* PIO2_6 */ +#define CTIMER0_CAPTURE1_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 4) /* PIO2_7 */ +#define GPIO_PIO27_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 0) /* PIO2_7 */ +#define SDIF_SD_D1_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 2) /* PIO2_7 */ +#define SYSCON_FREQMEB_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 3) /* PIO2_7 */ +#define CTIMER0_MATCH0_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 4) /* PIO2_8 */ +#define GPIO_PIO28_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 0) /* PIO2_8 */ +#define SDIF_SD_D2_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 2) /* PIO2_8 */ +#define CTIMER0_MATCH1_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 4) /* PIO2_9 */ +#define GPIO_PIO29_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 0) /* PIO2_9 */ +#define SDIF_SD_D3_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 2) /* PIO2_9 */ +#define GPIO_PIO210_PIO2_10 IOCON_MUX(74, IOCON_TYPE_D, 0) /* PIO2_10 */ +#define SD_CARD_DET_N_PIO2_10 IOCON_MUX(74, IOCON_TYPE_D, 2) /* PIO2_10 */ +#define FC5_SCK_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 5) /* PIO2_11 */ +#define GPIO_PIO211_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 0) /* PIO2_11 */ +#define LCD_PWR_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 1) /* PIO2_11 */ +#define SDIF_SD_VOLT0_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 2) /* PIO2_11 */ +#define FC5_RXD_SDA_MOSI_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 5) /* PIO2_12 */ +#define GPIO_PIO212_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 0) /* PIO2_12 */ +#define LCD_LE_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 1) /* PIO2_12 */ +#define SDIF_SD_VOLT1_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 2) /* PIO2_12 */ +#define USB0_IDVALUE_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 3) /* PIO2_12 */ +#define FC5_TXD_SCL_MISO_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 5) /* PIO2_13 */ +#define GPIO_PIO213_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 0) /* PIO2_13 */ +#define LCD_DCLK_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 1) /* PIO2_13 */ +#define SDIF_SD_VOLT2_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 2) /* PIO2_13 */ +#define CTIMER0_MATCH2_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 4) /* PIO2_14 */ +#define FC5_CTS_SDA_SSEL0_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 5) /* PIO2_14 */ +#define GPIO_PIO214_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 0) /* PIO2_14 */ +#define LCD_FP_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 1) /* PIO2_14 */ +#define USB0_FRAME_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 2) /* PIO2_14 */ +#define USB0_PORTPWRN_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 3) /* PIO2_14 */ +#define CTIMER0_MATCH3_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 4) /* PIO2_15 */ +#define FC5_RTS_SCL_SSEL1_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 5) /* PIO2_15 */ +#define GPIO_PIO215_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 0) /* PIO2_15 */ +#define LCD_AC_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 1) /* PIO2_15 */ +#define USB0_OVERCURRENTN_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 3) /* PIO2_15 */ +#define USB0_UP_LED_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 2) /* PIO2_15 */ +#define CTIMER1_MATCH3_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 4) /* PIO2_16 */ +#define FC8_SCK_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 5) /* PIO2_16 */ +#define GPIO_PIO216_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 0) /* PIO2_16 */ +#define LCD_LP_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 1) /* PIO2_16 */ +#define USB1_FRAME_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 2) /* PIO2_16 */ +#define USB1_PORTPWRN_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 3) /* PIO2_16 */ +#define CTIMER1_CAPTURE1_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 4) /* PIO2_17 */ +#define FC8_RXD_SDA_MOSI_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 5) /* PIO2_17 */ +#define GPIO_PIO217_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 0) /* PIO2_17 */ +#define LCD_CLKIN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 1) /* PIO2_17 */ +#define USB1_OVERCURRENTN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 3) /* PIO2_17 */ +#define USB1_UP_LED_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 2) /* PIO2_17 */ +#define CTIMER3_MATCH0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 4) /* PIO2_18 */ +#define FC3_RXD_SDA_MOSI_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 2) /* PIO2_18 */ +#define FC7_SCK_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 3) /* PIO2_18 */ +#define GPIO_PIO218_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 0) /* PIO2_18 */ +#define LCD_LCD_VD0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 1) /* PIO2_18 */ +#define CTIMER3_MATCH1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 4) /* PIO2_19 */ +#define FC3_TXD_SCL_MISO_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 2) /* PIO2_19 */ +#define FC7_RXD_SDA_MOSI_DATA_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 3) /* PIO2_19 */ +#define GPIO_PIO219_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 0) /* PIO2_19 */ +#define LCD_LCD_VD1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 1) /* PIO2_19 */ +#define CTIMER3_MATCH2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 4) /* PIO2_20 */ +#define CTIMER4_CAPTURE0_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 5) /* PIO2_20 */ +#define FC3_RTS_SCL_SSEL1_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 2) /* PIO2_20 */ +#define FC7_TXD_SCL_MISO_WS_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 3) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 0) /* PIO2_20 */ +#define LCD_LCD_VD2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 1) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define LCD_LCD_VD3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 1) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define LCD_LCD_VD4_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 1) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define LCD_LCD_VD5_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 1) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define LCD_LCD_VD6_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 1) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define LCD_LCD_VD7_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 1) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define LCD_LCD_VD8_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 1) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define LCD_LCD_VD9_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 1) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define LCD_LCD_VD10_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 1) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define LCD_LCD_VD11_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 1) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define LCD_LCD_VD12_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 1) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define LCD_LCD_VD13_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 1) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define LCD_LCD_VD14_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 1) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define LCD_LCD_VD15_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 1) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define LCD_LCD_VD16_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 1) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define LCD_LCD_VD17_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 1) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define LCD_LCD_VD18_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 1) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define LCD_LCD_VD19_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 1) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define LCD_LCD_VD0_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 2) /* PIO3_6 */ +#define LCD_LCD_VD20_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 1) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define LCD_LCD_VD1_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 2) /* PIO3_7 */ +#define LCD_LCD_VD21_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 1) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define LCD_LCD_VD22_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 1) /* PIO3_8 */ +#define LCD_LCD_VD2_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 2) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define LCD_LCD_VD23_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 1) /* PIO3_9 */ +#define LCD_LCD_VD3_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 2) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define SD_BACKEND_PWR_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 2) /* PIO3_21 */ +#define UTICK0_CAPTURE2_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 4) /* PIO3_21 */ +#define ADC0_CH10_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC9_TXD_SCL_MISO_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 1) /* PIO3_22 */ +#define GPIO_PIO322_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC2_CTS_SDA_SSEL0_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 1) /* PIO3_23 */ +#define GPIO_PIO323_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 0) /* PIO3_23 */ +#define UTICK0_CAPTURE3_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 3) /* PIO3_23 */ +#define CTIMER4_CAPTURE0_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 2) /* PIO3_24 */ +#define FC2_RTS_SCL_SSEL1_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 1) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 0) /* PIO3_24 */ +#define USB0_VBUS_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 3) /* PIO3_24 */ +#define CTIMER4_CAPTURE2_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 2) /* PIO3_25 */ +#define EMC_EMC_A14_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 6) /* PIO3_25 */ +#define FC4_SCK_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 3) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 0) /* PIO3_25 */ +#define EMC_EMC_A15_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 6) /* PIO3_26 */ +#define FC4_RXD_SDA_MOSI_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 3) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 0) /* PIO3_26 */ +#define SCT0_OUT0_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 2) /* PIO3_26 */ +#define EMC_EMC_A16_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 6) /* PIO3_27 */ +#define FC4_TXD_SCL_MISO_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 3) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 0) /* PIO3_27 */ +#define SCT0_OUT1_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 2) /* PIO3_27 */ +#define EMC_EMC_A17_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 6) /* PIO3_28 */ +#define FC4_CTS_SDA_SSEL0_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 3) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 0) /* PIO3_28 */ +#define SCT0_OUT2_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 2) /* PIO3_28 */ +#define EMC_EMC_A18_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 6) /* PIO3_29 */ +#define FC4_RTS_SCL_SSEL1_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 3) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 0) /* PIO3_29 */ +#define SCT0_OUT3_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 2) /* PIO3_29 */ +#define EMC_EMC_A19_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 6) /* PIO3_30 */ +#define FC4_SSEL2_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 3) /* PIO3_30 */ +#define FC9_CTS_SDA_SSEL0_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 1) /* PIO3_30 */ +#define GPIO_PIO330_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 0) /* PIO3_30 */ +#define SCT0_OUT4_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 2) /* PIO3_30 */ +#define CTIMER4_MATCH2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 3) /* PIO3_31 */ +#define EMC_EMC_A20_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 6) /* PIO3_31 */ +#define FC9_RTS_SCL_SSEL1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 1) /* PIO3_31 */ +#define GPIO_PIO331_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 0) /* PIO3_31 */ +#define SCT0_IN0_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN3_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN4_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN6_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_OUT5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 2) /* PIO3_31 */ +#define CTIMER4_CAPTURE1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 3) /* PIO4_0 */ +#define EMC_EMC_CS1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 6) /* PIO4_0 */ +#define FC6_CTS_SDA_SSEL0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 2) /* PIO4_0 */ +#define GPIO_PIO40_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 0) /* PIO4_0 */ +#define SCT0_IN0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN2_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN3_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN4_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN5_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN6_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define EMC_EMC_CS2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 6) /* PIO4_1 */ +#define FC6_SCK_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 2) /* PIO4_1 */ +#define GPIO_PIO41_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 0) /* PIO4_1 */ +#define SCT0_IN0_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN1_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN3_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN4_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN5_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN6_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define EMC_EMC_CS3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 6) /* PIO4_2 */ +#define FC6_RXD_SDA_MOSI_DATA_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 2) /* PIO4_2 */ +#define GPIO_PIO42_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 0) /* PIO4_2 */ +#define SCT0_IN0_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN1_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN2_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN4_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN5_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN6_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define CTIMER0_CAPTURE3_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 3) /* PIO4_3 */ +#define EMC_EMC_DYCS2_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 6) /* PIO4_3 */ +#define FC6_TXD_SCL_MISO_WS_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 2) /* PIO4_3 */ +#define GPIO_PIO43_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 0) /* PIO4_3 */ +#define SCT0_IN0_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN1_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN2_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN3_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN4_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN5_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN6_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define EMC_EMC_DYCS3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 6) /* PIO4_4 */ +#define FC0_RTS_SCL_SSEL1_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 3) /* PIO4_4 */ +#define FC4_SSEL3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 2) /* PIO4_4 */ +#define GPIO_PIO44_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 0) /* PIO4_4 */ +#define SCT0_IN0_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN1_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN2_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN4_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN5_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN6_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define CTIMER4_MATCH3_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 4) /* PIO4_5 */ +#define EMC_EMC_CKE2_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 6) /* PIO4_5 */ +#define FC0_CTS_SDA_SSEL0_PIO4_5 IOCON_MUX(133, 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PIO4_10 */ +#define SCT0_IN1_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN2_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN3_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN4_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN5_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN6_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define USB1_OVERCURRENTN_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 3) /* PIO4_10 */ +#define USB1_UP_LED_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 4) /* PIO4_10 */ +#define FC2_CTS_SDA_SSEL0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 2) /* PIO4_11 */ +#define GPIO_PIO411_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 0) /* PIO4_11 */ +#define SCT0_IN0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN1_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN2_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN3_PIO4_11 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IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN2_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN3_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN4_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN5_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN6_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define CTIMER4_MATCH2_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 2) /* PIO4_15 */ +#define FC9_RXD_SDA_MOSI_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 3) /* PIO4_15 */ +#define GPIO_PIO415_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 0) /* PIO4_15 */ +#define CTIMER4_MATCH3_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 2) /* PIO4_16 */ +#define FC9_TXD_SCL_MISO_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 3) /* PIO4_16 */ +#define GPIO_PIO416_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 0) /* PIO4_16 */ +#define CTIMER1_CAPTURE2_PIO4_17 IOCON_MUX(145, IOCON_TYPE_D, 3) /* PIO4_17 */ +#define EMC_EMC_BLS2_PIO4_17 IOCON_MUX(145, IOCON_TYPE_D, 6) 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PIO4_20 */ +#define FC2_RXD_SDA_MOSI_PIO4_20 IOCON_MUX(148, IOCON_TYPE_D, 3) /* PIO4_20 */ +#define GPIO_PIO420_PIO4_20 IOCON_MUX(148, IOCON_TYPE_D, 0) /* PIO4_20 */ +#define SD_CMD_PIO4_20 IOCON_MUX(148, IOCON_TYPE_D, 2) /* PIO4_20 */ +#define CTIMER2_MATCH3_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 4) /* PIO4_21 */ +#define EMC_EMC_D16_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 6) /* PIO4_21 */ +#define FC2_TXD_SCL_MISO_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 3) /* PIO4_21 */ +#define GPIO_PIO421_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 0) /* PIO4_21 */ +#define SD_POW_EN_PIO4_21 IOCON_MUX(149, IOCON_TYPE_D, 2) /* PIO4_21 */ +#define CTIMER1_MATCH3_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 4) /* PIO4_22 */ +#define EMC_EMC_D17_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 6) /* PIO4_22 */ +#define FC2_RTS_SCL_SSEL1_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 3) /* PIO4_22 */ +#define GPIO_PIO422_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 0) /* PIO4_22 */ +#define SD_CARD_DET_N_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 2) /* PIO4_22 */ +#define CTIMER1_MATCH0_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 5) /* PIO4_23 */ +#define EMC_EMC_D18_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 6) /* PIO4_23 */ +#define FC2_CTS_SDA_SSEL0_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 3) /* PIO4_23 */ +#define GPIO_PIO423_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 0) /* PIO4_23 */ +#define SD_WR_PRT_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 2) /* PIO4_23 */ +#define CTIMER1_MATCH1_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 5) /* PIO4_24 */ +#define EMC_EMC_D19_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 6) /* PIO4_24 */ +#define FC7_RTS_SCL_SSEL1_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 3) /* PIO4_24 */ +#define GPIO_PIO424_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 0) /* PIO4_24 */ +#define SD_CARD_INT_N_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 2) /* PIO4_24 */ +#define CTIMER1_MATCH2_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 5) /* PIO4_25 */ +#define EMC_EMC_D20_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 6) /* PIO4_25 */ +#define FC7_CTS_SDA_SSEL0_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 3) /* PIO4_25 */ +#define GPIO_PIO425_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 0) /* PIO4_25 */ +#define SDIF_SD_D0_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 2) /* PIO4_25 */ +#define CTIMER1_MATCH3_PIO4_26 IOCON_MUX(154, IOCON_TYPE_D, 5) /* PIO4_26 */ +#define EMC_EMC_D21_PIO4_26 IOCON_MUX(154, IOCON_TYPE_D, 6) /* PIO4_26 */ +#define GPIO_PIO426_PIO4_26 IOCON_MUX(154, IOCON_TYPE_D, 0) /* PIO4_26 */ +#define SDIF_SD_D1_PIO4_26 IOCON_MUX(154, IOCON_TYPE_D, 2) /* PIO4_26 */ +#define UTICK0_CAPTURE2_PIO4_26 IOCON_MUX(154, IOCON_TYPE_D, 4) /* PIO4_26 */ +#define CTIMER1_CAPTURE0_PIO4_27 IOCON_MUX(155, IOCON_TYPE_D, 5) /* PIO4_27 */ +#define EMC_EMC_D22_PIO4_27 IOCON_MUX(155, IOCON_TYPE_D, 6) /* PIO4_27 */ +#define FC1_SCK_PIO4_27 IOCON_MUX(155, IOCON_TYPE_D, 4) /* PIO4_27 */ +#define GPIO_PIO427_PIO4_27 IOCON_MUX(155, IOCON_TYPE_D, 0) /* PIO4_27 */ +#define SDIF_SD_D2_PIO4_27 IOCON_MUX(155, IOCON_TYPE_D, 2) /* PIO4_27 */ +#define CTIMER1_CAPTURE1_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 5) /* PIO4_28 */ +#define EMC_EMC_D23_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 6) /* PIO4_28 */ +#define FC1_RXD_SDA_MOSI_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 4) /* PIO4_28 */ +#define GPIO_PIO428_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 0) /* PIO4_28 */ +#define SDIF_SD_D3_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 2) /* PIO4_28 */ +#define CTIMER1_CAPTURE2_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 5) /* PIO4_29 */ +#define EMC_EMC_D24_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 6) /* PIO4_29 */ +#define FC1_TXD_SCL_MISO_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 4) /* PIO4_29 */ +#define GPIO_PIO429_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 0) /* PIO4_29 */ +#define SDIF_SD_D4_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 2) /* PIO4_29 */ +#define CTIMER1_CAPTURE3_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 5) /* PIO4_30 */ +#define CTIMER3_MATCH0_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 3) /* PIO4_30 */ +#define EMC_EMC_D25_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 6) /* PIO4_30 */ +#define FC1_RTS_SCL_SSEL1_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 4) /* PIO4_30 */ +#define GPIO_PIO430_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 0) /* PIO4_30 */ +#define SDIF_SD_D5_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 2) /* PIO4_30 */ +#define CTIMER3_MATCH1_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 3) /* PIO4_31 */ +#define EMC_EMC_D26_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 6) /* PIO4_31 */ +#define FC4_SCK_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 4) /* PIO4_31 */ +#define GPIO_PIO431_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 0) /* PIO4_31 */ +#define SDIF_SD_D6_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 2) /* PIO4_31 */ +#define CTIMER3_MATCH2_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 3) /* PIO5_0 */ +#define EMC_EMC_D27_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 6) /* PIO5_0 */ +#define FC4_RXD_SDA_MOSI_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 4) /* PIO5_0 */ +#define GPIO_PIO50_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 0) /* PIO5_0 */ +#define SDIF_SD_D7_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 2) /* PIO5_0 */ +#define CTIMER3_MATCH3_PIO5_1 IOCON_MUX(161, IOCON_TYPE_D, 3) /* PIO5_1 */ +#define EMC_EMC_D28_PIO5_1 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IOCON_TYPE_D, 2) /* PIO5_3 */ +#define CTIMER3_CAPTURE2_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 3) /* PIO5_4 */ +#define EMC_EMC_D31_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 6) /* PIO5_4 */ +#define FC4_SSEL2_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 4) /* PIO5_4 */ +#define GPIO_PIO54_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 0) /* PIO5_4 */ +#define SD_BACKEND_PWR_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 2) /* PIO5_4 */ +#define CTIMER3_CAPTURE3_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 3) /* PIO5_5 */ +#define DMIC0_CLK1_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 2) /* PIO5_5 */ +#define EMC_EMC_A21_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 6) /* PIO5_5 */ +#define FC4_SSEL3_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 4) /* PIO5_5 */ +#define GPIO_PIO55_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 0) /* PIO5_5 */ +#define SCT0_IN0_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN1_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN2_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN3_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN4_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN5_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN6_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define TRACECLK_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 5) /* PIO5_5 */ +#define DMIC0_DATA1_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 2) /* PIO5_6 */ +#define EMC_EMC_A22_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 6) /* PIO5_6 */ +#define FC5_SCK_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 3) /* PIO5_6 */ +#define GPIO_PIO56_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 0) /* PIO5_6 */ +#define SCT0_IN0_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN1_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN2_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN3_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN4_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN5_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN6_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_OUT5_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 4) /* PIO5_6 */ +#define SWD_TRACEDATA0_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 5) /* PIO5_6 */ +#define EMC_EMC_A23_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 6) /* PIO5_7 */ +#define FC5_RXD_SDA_MOSI_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 3) /* PIO5_7 */ +#define GPIO_PIO57_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 0) /* PIO5_7 */ +#define MCLK_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 2) /* PIO5_7 */ +#define SCT0_IN0_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_IN1_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_IN2_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_IN3_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_IN4_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_IN5_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_IN6_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_OUT6_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 4) /* PIO5_7 */ +#define SWD_TRACEDATA1_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 5) /* PIO5_7 */ +#define DMIC0_CLK0_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 2) /* PIO5_8 */ +#define EMC_EMC_A24_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 6) /* PIO5_8 */ +#define FC5_TXD_SCL_MISO_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 3) /* PIO5_8 */ +#define GPIO_PIO58_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 0) /* PIO5_8 */ +#define SCT0_IN0_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN1_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN2_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN3_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN4_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN5_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN6_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_OUT7_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 4) /* PIO5_8 */ +#define SWD_TRACEDATA2_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 5) /* PIO5_8 */ +#define DMIC0_DATA0_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 2) /* PIO5_9 */ +#define EMC_EMC_A25_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 6) /* PIO5_9 */ +#define FC5_CTS_SDA_SSEL0_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 3) /* PIO5_9 */ +#define GPIO_PIO59_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 0) /* PIO5_9 */ +#define SCT0_IN0_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN1_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN2_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN3_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN4_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN5_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN6_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_OUT8_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 4) /* PIO5_9 */ +#define SWD_TRACEDATA3_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 5) /* PIO5_9 */ +#define FC5_RTS_SCL_SSEL1_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 3) /* PIO5_10 */ +#define GPIO_PIO510_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 0) /* PIO5_10 */ +#define SCT0_IN0_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN1_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN2_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN3_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN4_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN5_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN6_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_OUT9_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 4) /* PIO5_10 */ +#define UTICK0_CAPTURE3_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 5) /* PIO5_10 */ + +#endif diff --git a/dts/nxp/lpc/LPC54607J256ET180-pinctrl.h b/dts/nxp/lpc/LPC54607J256ET180-pinctrl.h new file mode 100644 index 000000000..e02ee1d66 --- /dev/null +++ b/dts/nxp/lpc/LPC54607J256ET180-pinctrl.h @@ -0,0 +1,3551 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54607J256ET180/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54607J256ET180_ +#define _ZEPHYR_DTS_BINDING_LPC54607J256ET180_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 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PINT_PINT5_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define SCT0_OUT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 4) /* PIO1_31 */ +#define ADC0_CH7_PIO2_0 IOCON_MUX(64, IOCON_TYPE_D, 0) /* PIO2_0 */ +#define CTIMER1_CAPTURE0_PIO2_0 IOCON_MUX(64, IOCON_TYPE_D, 4) /* PIO2_0 */ +#define FC0_RXD_SDA_MOSI_PIO2_0 IOCON_MUX(64, IOCON_TYPE_D, 2) /* PIO2_0 */ +#define GPIO_PIO20_PIO2_0 IOCON_MUX(64, IOCON_TYPE_D, 0) /* PIO2_0 */ +#define ADC0_CH8_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 0) /* PIO2_1 */ +#define CTIMER1_MATCH0_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 4) /* PIO2_1 */ +#define FC0_TXD_SCL_MISO_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 2) /* PIO2_1 */ +#define GPIO_PIO21_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 0) /* PIO2_1 */ +#define CTIMER1_MATCH1_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 4) /* PIO2_2 */ +#define FC3_SSEL3_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 2) /* PIO2_2 */ +#define GPIO_PIO22_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 0) /* PIO2_2 */ +#define SCT0_OUT6_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 3) /* PIO2_2 */ +#define CTIMER2_MATCH0_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 4) /* PIO2_3 */ +#define FC1_RXD_SDA_MOSI_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 3) /* PIO2_3 */ +#define GPIO_PIO23_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 0) /* PIO2_3 */ +#define SD_CLK_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 2) /* PIO2_3 */ +#define CTIMER2_MATCH1_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 4) /* PIO2_4 */ +#define FC1_TXD_SCL_MISO_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 3) /* PIO2_4 */ +#define GPIO_PIO24_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 0) /* PIO2_4 */ +#define SD_CMD_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 2) /* PIO2_4 */ +#define CTIMER1_MATCH2_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 4) /* PIO2_5 */ +#define FC1_CTS_SDA_SSEL0_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 3) /* PIO2_5 */ +#define GPIO_PIO25_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 0) /* PIO2_5 */ +#define SD_POW_EN_PIO2_5 IOCON_MUX(69, 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SDIF_SD_D3_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 2) /* PIO2_9 */ +#define GPIO_PIO210_PIO2_10 IOCON_MUX(74, IOCON_TYPE_D, 0) /* PIO2_10 */ +#define SD_CARD_DET_N_PIO2_10 IOCON_MUX(74, IOCON_TYPE_D, 2) /* PIO2_10 */ +#define FC5_SCK_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 5) /* PIO2_11 */ +#define GPIO_PIO211_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 0) /* PIO2_11 */ +#define LCD_PWR_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 1) /* PIO2_11 */ +#define SDIF_SD_VOLT0_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 2) /* PIO2_11 */ +#define FC5_RXD_SDA_MOSI_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 5) /* PIO2_12 */ +#define GPIO_PIO212_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 0) /* PIO2_12 */ +#define LCD_LE_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 1) /* PIO2_12 */ +#define SDIF_SD_VOLT1_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 2) /* PIO2_12 */ +#define USB0_IDVALUE_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 3) /* PIO2_12 */ +#define FC5_TXD_SCL_MISO_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 5) /* PIO2_13 */ +#define GPIO_PIO213_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 0) /* PIO2_13 */ +#define LCD_DCLK_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 1) /* PIO2_13 */ +#define SDIF_SD_VOLT2_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 2) /* PIO2_13 */ +#define CTIMER0_MATCH2_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 4) /* PIO2_14 */ +#define FC5_CTS_SDA_SSEL0_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 5) /* PIO2_14 */ +#define GPIO_PIO214_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 0) /* PIO2_14 */ +#define LCD_FP_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 1) /* PIO2_14 */ +#define USB0_FRAME_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 2) /* PIO2_14 */ +#define USB0_PORTPWRN_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 3) /* PIO2_14 */ +#define CTIMER0_MATCH3_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 4) /* PIO2_15 */ +#define FC5_RTS_SCL_SSEL1_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 5) /* PIO2_15 */ +#define GPIO_PIO215_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 0) /* PIO2_15 */ +#define LCD_AC_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 1) /* PIO2_15 */ +#define USB0_OVERCURRENTN_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 3) /* PIO2_15 */ +#define USB0_UP_LED_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 2) /* PIO2_15 */ +#define CTIMER1_MATCH3_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 4) /* PIO2_16 */ +#define FC8_SCK_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 5) /* PIO2_16 */ +#define GPIO_PIO216_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 0) /* PIO2_16 */ +#define LCD_LP_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 1) /* PIO2_16 */ +#define USB1_FRAME_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 2) /* PIO2_16 */ +#define USB1_PORTPWRN_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 3) /* PIO2_16 */ +#define CTIMER1_CAPTURE1_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 4) /* PIO2_17 */ +#define FC8_RXD_SDA_MOSI_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 5) /* PIO2_17 */ +#define GPIO_PIO217_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 0) /* PIO2_17 */ +#define LCD_CLKIN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 1) /* PIO2_17 */ +#define USB1_OVERCURRENTN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 3) /* PIO2_17 */ +#define USB1_UP_LED_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 2) /* PIO2_17 */ +#define CTIMER3_MATCH0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 4) /* PIO2_18 */ +#define FC3_RXD_SDA_MOSI_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 2) /* PIO2_18 */ +#define FC7_SCK_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 3) /* PIO2_18 */ +#define GPIO_PIO218_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 0) /* PIO2_18 */ +#define LCD_LCD_VD0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 1) /* PIO2_18 */ +#define CTIMER3_MATCH1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 4) /* PIO2_19 */ +#define FC3_TXD_SCL_MISO_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 2) /* PIO2_19 */ +#define FC7_RXD_SDA_MOSI_DATA_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 3) /* PIO2_19 */ +#define GPIO_PIO219_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 0) /* PIO2_19 */ +#define LCD_LCD_VD1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 1) /* PIO2_19 */ +#define CTIMER3_MATCH2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 4) /* PIO2_20 */ +#define CTIMER4_CAPTURE0_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 5) /* PIO2_20 */ +#define FC3_RTS_SCL_SSEL1_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 2) /* PIO2_20 */ +#define FC7_TXD_SCL_MISO_WS_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 3) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 0) /* PIO2_20 */ +#define LCD_LCD_VD2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 1) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define LCD_LCD_VD3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 1) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define LCD_LCD_VD4_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 1) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define LCD_LCD_VD5_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 1) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define LCD_LCD_VD6_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 1) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define LCD_LCD_VD7_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 1) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define LCD_LCD_VD8_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 1) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define LCD_LCD_VD9_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 1) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define LCD_LCD_VD10_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 1) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define LCD_LCD_VD11_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 1) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define LCD_LCD_VD12_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 1) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define LCD_LCD_VD13_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 1) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define LCD_LCD_VD14_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 1) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define LCD_LCD_VD15_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 1) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define LCD_LCD_VD16_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 1) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define LCD_LCD_VD17_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 1) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define LCD_LCD_VD18_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 1) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define LCD_LCD_VD19_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 1) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define LCD_LCD_VD0_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 2) /* PIO3_6 */ +#define LCD_LCD_VD20_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 1) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define LCD_LCD_VD1_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 2) /* PIO3_7 */ +#define LCD_LCD_VD21_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 1) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define LCD_LCD_VD22_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 1) /* PIO3_8 */ +#define LCD_LCD_VD2_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 2) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define LCD_LCD_VD23_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 1) /* PIO3_9 */ +#define LCD_LCD_VD3_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 2) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 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CTIMER4_CAPTURE0_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 2) /* PIO3_24 */ +#define FC2_RTS_SCL_SSEL1_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 1) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 0) /* PIO3_24 */ +#define USB0_VBUS_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 3) /* PIO3_24 */ +#define CTIMER4_CAPTURE2_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 2) /* PIO3_25 */ +#define EMC_EMC_A14_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 6) /* PIO3_25 */ +#define FC4_SCK_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 3) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 0) /* PIO3_25 */ +#define EMC_EMC_A15_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 6) /* PIO3_26 */ +#define FC4_RXD_SDA_MOSI_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 3) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 0) /* PIO3_26 */ +#define SCT0_OUT0_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 2) /* PIO3_26 */ +#define EMC_EMC_A16_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 6) /* PIO3_27 */ +#define FC4_TXD_SCL_MISO_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 3) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 0) /* PIO3_27 */ +#define SCT0_OUT1_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 2) /* PIO3_27 */ +#define EMC_EMC_A17_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 6) /* PIO3_28 */ +#define FC4_CTS_SDA_SSEL0_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 3) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 0) /* PIO3_28 */ +#define SCT0_OUT2_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 2) /* PIO3_28 */ +#define EMC_EMC_A18_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 6) /* PIO3_29 */ +#define FC4_RTS_SCL_SSEL1_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 3) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 0) /* PIO3_29 */ +#define SCT0_OUT3_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 2) /* PIO3_29 */ +#define EMC_EMC_A19_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 6) /* PIO3_30 */ +#define FC4_SSEL2_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 3) /* PIO3_30 */ +#define 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IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_OUT5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 2) /* PIO3_31 */ +#define CTIMER4_CAPTURE1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 3) /* PIO4_0 */ +#define EMC_EMC_CS1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 6) /* PIO4_0 */ +#define FC6_CTS_SDA_SSEL0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 2) /* PIO4_0 */ +#define GPIO_PIO40_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 0) /* PIO4_0 */ +#define SCT0_IN0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN2_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN3_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN4_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN5_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN6_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define EMC_EMC_CS2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 6) /* PIO4_1 */ +#define FC6_SCK_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 2) /* PIO4_1 */ +#define GPIO_PIO41_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 0) /* PIO4_1 */ +#define SCT0_IN0_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN1_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN3_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN4_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN5_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN6_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define EMC_EMC_CS3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 6) /* PIO4_2 */ +#define FC6_RXD_SDA_MOSI_DATA_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 2) /* PIO4_2 */ +#define GPIO_PIO42_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 0) /* PIO4_2 */ +#define SCT0_IN0_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN1_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN2_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN4_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN5_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN6_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define CTIMER0_CAPTURE3_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 3) /* PIO4_3 */ +#define EMC_EMC_DYCS2_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 6) /* PIO4_3 */ +#define FC6_TXD_SCL_MISO_WS_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 2) /* PIO4_3 */ +#define GPIO_PIO43_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 0) /* PIO4_3 */ +#define SCT0_IN0_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN1_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN2_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN3_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN4_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN5_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN6_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define EMC_EMC_DYCS3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 6) /* PIO4_4 */ +#define FC0_RTS_SCL_SSEL1_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 3) /* PIO4_4 */ +#define FC4_SSEL3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 2) /* PIO4_4 */ +#define GPIO_PIO44_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 0) /* PIO4_4 */ +#define SCT0_IN0_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN1_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN2_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN4_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN5_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN6_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define CTIMER4_MATCH3_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 4) /* PIO4_5 */ +#define EMC_EMC_CKE2_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 6) /* PIO4_5 */ +#define FC0_CTS_SDA_SSEL0_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 3) /* PIO4_5 */ +#define FC9_CTS_SDA_SSEL0_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 2) /* PIO4_5 */ +#define GPIO_PIO45_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 0) /* PIO4_5 */ +#define SCT0_IN0_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN1_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN2_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN3_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN4_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN5_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN6_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define EMC_EMC_CKE3_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 6) /* PIO4_6 */ +#define FC9_RTS_SCL_SSEL1_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 2) /* PIO4_6 */ +#define GPIO_PIO46_PIO4_6 IOCON_MUX(134, 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PIO4_11 */ +#define SCT0_IN2_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN3_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN4_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN5_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN6_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define USB0_IDVALUE_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 3) /* PIO4_11 */ +#define FC2_RTS_SCL_SSEL1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 2) /* PIO4_12 */ +#define GPIO_PIO412_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 0) /* PIO4_12 */ +#define SCT0_IN0_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN2_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN3_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN4_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN5_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN6_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define CTIMER4_MATCH0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 2) /* PIO4_13 */ +#define GPIO_PIO413_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 0) /* PIO4_13 */ +#define SCT0_IN0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN1_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN2_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN3_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN4_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN5_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN6_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define CTIMER4_MATCH1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 2) /* PIO4_14 */ +#define FC9_SCK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 3) /* PIO4_14 */ +#define GPIO_PIO414_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 0) /* PIO4_14 */ +#define SCT0_IN0_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN2_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN3_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN4_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN5_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN6_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define CTIMER4_MATCH2_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 2) /* PIO4_15 */ +#define FC9_RXD_SDA_MOSI_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 3) /* PIO4_15 */ +#define GPIO_PIO415_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 0) /* PIO4_15 */ +#define CTIMER4_MATCH3_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 2) /* PIO4_16 */ +#define FC9_TXD_SCL_MISO_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 3) /* PIO4_16 */ +#define GPIO_PIO416_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 0) /* PIO4_16 */ + +#endif diff --git a/dts/nxp/lpc/LPC54607J512ET180-pinctrl.h b/dts/nxp/lpc/LPC54607J512ET180-pinctrl.h new file mode 100644 index 000000000..6d8a39df2 --- /dev/null +++ b/dts/nxp/lpc/LPC54607J512ET180-pinctrl.h @@ -0,0 +1,3551 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54607J512ET180/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54607J512ET180_ +#define _ZEPHYR_DTS_BINDING_LPC54607J512ET180_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG22_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define 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/* PIO2_2 */ +#define GPIO_PIO22_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 0) /* PIO2_2 */ +#define SCT0_OUT6_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 3) /* PIO2_2 */ +#define CTIMER2_MATCH0_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 4) /* PIO2_3 */ +#define FC1_RXD_SDA_MOSI_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 3) /* PIO2_3 */ +#define GPIO_PIO23_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 0) /* PIO2_3 */ +#define SD_CLK_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 2) /* PIO2_3 */ +#define CTIMER2_MATCH1_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 4) /* PIO2_4 */ +#define FC1_TXD_SCL_MISO_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 3) /* PIO2_4 */ +#define GPIO_PIO24_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 0) /* PIO2_4 */ +#define SD_CMD_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 2) /* PIO2_4 */ +#define CTIMER1_MATCH2_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 4) /* PIO2_5 */ +#define FC1_CTS_SDA_SSEL0_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 3) /* PIO2_5 */ +#define GPIO_PIO25_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 0) /* PIO2_5 */ +#define SD_POW_EN_PIO2_5 IOCON_MUX(69, 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IOCON_TYPE_D, 0) /* PIO2_13 */ +#define LCD_DCLK_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 1) /* PIO2_13 */ +#define SDIF_SD_VOLT2_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 2) /* PIO2_13 */ +#define CTIMER0_MATCH2_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 4) /* PIO2_14 */ +#define FC5_CTS_SDA_SSEL0_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 5) /* PIO2_14 */ +#define GPIO_PIO214_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 0) /* PIO2_14 */ +#define LCD_FP_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 1) /* PIO2_14 */ +#define USB0_FRAME_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 2) /* PIO2_14 */ +#define USB0_PORTPWRN_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 3) /* PIO2_14 */ +#define CTIMER0_MATCH3_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 4) /* PIO2_15 */ +#define FC5_RTS_SCL_SSEL1_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 5) /* PIO2_15 */ +#define GPIO_PIO215_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 0) /* PIO2_15 */ +#define LCD_AC_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 1) /* PIO2_15 */ +#define USB0_OVERCURRENTN_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 3) /* PIO2_15 */ +#define USB0_UP_LED_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 2) /* PIO2_15 */ +#define CTIMER1_MATCH3_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 4) /* PIO2_16 */ +#define FC8_SCK_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 5) /* PIO2_16 */ +#define GPIO_PIO216_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 0) /* PIO2_16 */ +#define LCD_LP_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 1) /* PIO2_16 */ +#define USB1_FRAME_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 2) /* PIO2_16 */ +#define USB1_PORTPWRN_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 3) /* PIO2_16 */ +#define CTIMER1_CAPTURE1_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 4) /* PIO2_17 */ +#define FC8_RXD_SDA_MOSI_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 5) /* PIO2_17 */ +#define GPIO_PIO217_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 0) /* PIO2_17 */ +#define LCD_CLKIN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 1) /* PIO2_17 */ +#define USB1_OVERCURRENTN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 3) /* PIO2_17 */ +#define USB1_UP_LED_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 2) /* PIO2_17 */ +#define CTIMER3_MATCH0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 4) /* PIO2_18 */ +#define FC3_RXD_SDA_MOSI_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 2) /* PIO2_18 */ +#define FC7_SCK_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 3) /* PIO2_18 */ +#define GPIO_PIO218_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 0) /* PIO2_18 */ +#define LCD_LCD_VD0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 1) /* PIO2_18 */ +#define CTIMER3_MATCH1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 4) /* PIO2_19 */ +#define FC3_TXD_SCL_MISO_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 2) /* PIO2_19 */ +#define FC7_RXD_SDA_MOSI_DATA_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 3) /* PIO2_19 */ +#define GPIO_PIO219_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 0) /* PIO2_19 */ +#define LCD_LCD_VD1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 1) /* PIO2_19 */ +#define CTIMER3_MATCH2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 4) /* PIO2_20 */ +#define CTIMER4_CAPTURE0_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 5) /* PIO2_20 */ +#define FC3_RTS_SCL_SSEL1_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 2) /* PIO2_20 */ +#define FC7_TXD_SCL_MISO_WS_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 3) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 0) /* PIO2_20 */ +#define LCD_LCD_VD2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 1) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define LCD_LCD_VD3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 1) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define LCD_LCD_VD4_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 1) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define LCD_LCD_VD5_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 1) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define LCD_LCD_VD6_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 1) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define LCD_LCD_VD7_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 1) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define LCD_LCD_VD8_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 1) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define LCD_LCD_VD9_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 1) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define LCD_LCD_VD10_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 1) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define LCD_LCD_VD11_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 1) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define LCD_LCD_VD12_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 1) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define LCD_LCD_VD13_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 1) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define LCD_LCD_VD14_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 1) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define LCD_LCD_VD15_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 1) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, 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IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define LCD_LCD_VD23_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 1) /* PIO3_9 */ +#define LCD_LCD_VD3_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 2) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 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CTIMER4_CAPTURE0_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 2) /* PIO3_24 */ +#define FC2_RTS_SCL_SSEL1_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 1) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 0) /* PIO3_24 */ +#define USB0_VBUS_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 3) /* PIO3_24 */ +#define CTIMER4_CAPTURE2_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 2) /* PIO3_25 */ +#define EMC_EMC_A14_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 6) /* PIO3_25 */ +#define FC4_SCK_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 3) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 0) /* PIO3_25 */ +#define EMC_EMC_A15_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 6) /* PIO3_26 */ +#define FC4_RXD_SDA_MOSI_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 3) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 0) /* PIO3_26 */ +#define SCT0_OUT0_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 2) /* PIO3_26 */ +#define EMC_EMC_A16_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 6) /* PIO3_27 */ +#define FC4_TXD_SCL_MISO_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 3) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 0) /* PIO3_27 */ +#define SCT0_OUT1_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 2) /* PIO3_27 */ +#define EMC_EMC_A17_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 6) /* PIO3_28 */ +#define FC4_CTS_SDA_SSEL0_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 3) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 0) /* PIO3_28 */ +#define SCT0_OUT2_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 2) /* PIO3_28 */ +#define EMC_EMC_A18_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 6) /* PIO3_29 */ +#define FC4_RTS_SCL_SSEL1_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 3) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 0) /* PIO3_29 */ +#define SCT0_OUT3_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 2) /* PIO3_29 */ +#define EMC_EMC_A19_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 6) /* PIO3_30 */ +#define FC4_SSEL2_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 3) /* PIO3_30 */ +#define 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IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_OUT5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 2) /* PIO3_31 */ +#define CTIMER4_CAPTURE1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 3) /* PIO4_0 */ +#define EMC_EMC_CS1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 6) /* PIO4_0 */ +#define FC6_CTS_SDA_SSEL0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 2) /* PIO4_0 */ +#define GPIO_PIO40_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 0) /* PIO4_0 */ +#define SCT0_IN0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN2_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN3_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN4_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN5_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN6_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define EMC_EMC_CS2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 6) /* PIO4_1 */ +#define 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+#define SCT0_IN5_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN6_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define EMC_EMC_DYCS3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 6) /* PIO4_4 */ +#define FC0_RTS_SCL_SSEL1_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 3) /* PIO4_4 */ +#define FC4_SSEL3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 2) /* PIO4_4 */ +#define GPIO_PIO44_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 0) /* PIO4_4 */ +#define SCT0_IN0_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN1_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN2_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN4_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN5_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN6_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define CTIMER4_MATCH3_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 4) /* PIO4_5 */ +#define EMC_EMC_CKE2_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 6) /* PIO4_5 */ +#define FC0_CTS_SDA_SSEL0_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 3) /* PIO4_5 */ +#define FC9_CTS_SDA_SSEL0_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 2) /* PIO4_5 */ +#define GPIO_PIO45_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 0) /* PIO4_5 */ +#define SCT0_IN0_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN1_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN2_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN3_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN4_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN5_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define SCT0_IN6_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 5) /* PIO4_5 */ +#define EMC_EMC_CKE3_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 6) /* PIO4_6 */ +#define FC9_RTS_SCL_SSEL1_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 2) /* PIO4_6 */ +#define GPIO_PIO46_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 0) /* PIO4_6 */ +#define SCT0_IN0_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN1_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN2_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN3_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN4_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN5_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN6_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define CTIMER4_CAPTURE3_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 2) /* PIO4_7 */ +#define GPIO_PIO47_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 0) /* PIO4_7 */ +#define SCT0_IN0_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN1_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN2_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN3_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN4_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN5_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN6_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define USB0_FRAME_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 4) /* PIO4_7 */ +#define USB0_PORTPWRN_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 3) /* PIO4_7 */ +#define FC2_SCK_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 2) /* PIO4_8 */ +#define GPIO_PIO48_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 0) /* PIO4_8 */ +#define SCT0_IN0_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN1_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN2_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN3_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN4_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN5_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN6_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define USB0_OVERCURRENTN_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 3) /* PIO4_8 */ +#define USB0_UP_LED_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 4) /* PIO4_8 */ +#define FC2_RXD_SDA_MOSI_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 2) /* PIO4_9 */ +#define GPIO_PIO49_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 0) /* PIO4_9 */ +#define SCT0_IN0_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN1_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN2_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN3_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN4_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN5_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN6_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define USB1_FRAME_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 4) /* PIO4_9 */ +#define USB1_PORTPWRN_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 3) /* PIO4_9 */ +#define FC2_TXD_SCL_MISO_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 2) /* PIO4_10 */ +#define GPIO_PIO410_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 0) /* PIO4_10 */ +#define SCT0_IN0_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN1_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN2_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN3_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN4_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN5_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN6_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define USB1_OVERCURRENTN_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 3) /* PIO4_10 */ +#define USB1_UP_LED_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 4) /* PIO4_10 */ +#define FC2_CTS_SDA_SSEL0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 2) /* PIO4_11 */ +#define GPIO_PIO411_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 0) /* PIO4_11 */ +#define SCT0_IN0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN1_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN2_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN3_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN4_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN5_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN6_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define USB0_IDVALUE_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 3) /* PIO4_11 */ +#define FC2_RTS_SCL_SSEL1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 2) /* PIO4_12 */ +#define GPIO_PIO412_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 0) /* PIO4_12 */ +#define SCT0_IN0_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN2_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN3_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN4_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN5_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN6_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define CTIMER4_MATCH0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 2) /* PIO4_13 */ +#define GPIO_PIO413_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 0) /* PIO4_13 */ +#define SCT0_IN0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN1_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN2_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN3_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN4_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN5_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN6_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define CTIMER4_MATCH1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 2) /* PIO4_14 */ +#define FC9_SCK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 3) /* PIO4_14 */ +#define GPIO_PIO414_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 0) /* PIO4_14 */ +#define SCT0_IN0_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN2_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN3_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN4_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN5_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN6_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define CTIMER4_MATCH2_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 2) /* PIO4_15 */ +#define FC9_RXD_SDA_MOSI_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 3) /* PIO4_15 */ +#define GPIO_PIO415_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 0) /* PIO4_15 */ +#define CTIMER4_MATCH3_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 2) /* PIO4_16 */ +#define FC9_TXD_SCL_MISO_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 3) /* PIO4_16 */ +#define GPIO_PIO416_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 0) /* PIO4_16 */ + +#endif diff --git a/dts/nxp/lpc/LPC54608J512BD208-pinctrl.h b/dts/nxp/lpc/LPC54608J512BD208-pinctrl.h new file mode 100644 index 000000000..0b017cd1c --- /dev/null +++ b/dts/nxp/lpc/LPC54608J512BD208-pinctrl.h @@ -0,0 +1,3793 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54608J512BD208/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54608J512BD208_ +#define _ZEPHYR_DTS_BINDING_LPC54608J512BD208_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CAN1_RD_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define 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DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMIC0_CLK0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define SCT0_IN0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define ADC0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define ADC0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define CAN1_TD_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 1) /* PIO0_1 */ +#define CTIMER0_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define DMA0_TRIG0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG10_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG11_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG12_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG13_PIO0_1 IOCON_MUX(1, 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0) /* PIO1_31 */ +#define PINT_PINT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define SCT0_OUT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 4) /* PIO1_31 */ +#define ADC0_CH7_PIO2_0 IOCON_MUX(64, IOCON_TYPE_D, 0) /* PIO2_0 */ +#define CTIMER1_CAPTURE0_PIO2_0 IOCON_MUX(64, IOCON_TYPE_D, 4) /* PIO2_0 */ +#define FC0_RXD_SDA_MOSI_PIO2_0 IOCON_MUX(64, IOCON_TYPE_D, 2) /* PIO2_0 */ +#define GPIO_PIO20_PIO2_0 IOCON_MUX(64, IOCON_TYPE_D, 0) /* PIO2_0 */ +#define ADC0_CH8_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 0) /* PIO2_1 */ +#define CTIMER1_MATCH0_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 4) /* PIO2_1 */ +#define FC0_TXD_SCL_MISO_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 2) /* PIO2_1 */ +#define GPIO_PIO21_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 0) /* PIO2_1 */ +#define CTIMER1_MATCH1_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 4) /* PIO2_2 */ +#define ENET_CRS_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 1) /* PIO2_2 */ +#define FC3_SSEL3_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 2) /* PIO2_2 */ +#define GPIO_PIO22_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 0) /* PIO2_2 */ +#define SCT0_OUT6_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 3) /* PIO2_2 */ +#define CTIMER2_MATCH0_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 4) /* PIO2_3 */ +#define ENET_ENET_TXD2_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 1) /* PIO2_3 */ +#define FC1_RXD_SDA_MOSI_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 3) /* PIO2_3 */ +#define GPIO_PIO23_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 0) /* PIO2_3 */ +#define SD_CLK_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 2) /* PIO2_3 */ +#define CTIMER2_MATCH1_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 4) /* PIO2_4 */ +#define ENET_ENET_TXD3_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 1) /* PIO2_4 */ +#define FC1_TXD_SCL_MISO_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 3) /* PIO2_4 */ +#define GPIO_PIO24_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 0) /* PIO2_4 */ +#define SD_CMD_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 2) /* PIO2_4 */ +#define CTIMER1_MATCH2_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 4) /* PIO2_5 */ +#define ENET_TX_ER_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 1) /* PIO2_5 */ +#define FC1_CTS_SDA_SSEL0_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 3) /* PIO2_5 */ +#define GPIO_PIO25_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 0) /* PIO2_5 */ +#define SD_POW_EN_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 2) /* PIO2_5 */ +#define CTIMER0_CAPTURE0_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 4) /* PIO2_6 */ +#define ENET_TX_CLK_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 1) /* PIO2_6 */ +#define FC1_RTS_SCL_SSEL1_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 3) /* PIO2_6 */ +#define GPIO_PIO26_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 0) /* PIO2_6 */ +#define SDIF_SD_D0_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 2) /* PIO2_6 */ +#define CTIMER0_CAPTURE1_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 4) /* PIO2_7 */ +#define ENET_COL_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 1) /* PIO2_7 */ +#define GPIO_PIO27_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 0) /* PIO2_7 */ +#define SDIF_SD_D1_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 2) /* PIO2_7 */ +#define SYSCON_FREQMEB_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 3) /* PIO2_7 */ +#define CTIMER0_MATCH0_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 4) /* PIO2_8 */ +#define ENET_ENET_RXD2_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 1) /* PIO2_8 */ +#define GPIO_PIO28_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 0) /* PIO2_8 */ +#define SDIF_SD_D2_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 2) /* PIO2_8 */ +#define CTIMER0_MATCH1_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 4) /* PIO2_9 */ +#define ENET_ENET_RXD3_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 1) /* PIO2_9 */ +#define GPIO_PIO29_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 0) /* PIO2_9 */ +#define SDIF_SD_D3_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 2) /* PIO2_9 */ +#define ENET_RX_ER_PIO2_10 IOCON_MUX(74, IOCON_TYPE_D, 1) /* PIO2_10 */ +#define GPIO_PIO210_PIO2_10 IOCON_MUX(74, IOCON_TYPE_D, 0) /* PIO2_10 */ +#define SD_CARD_DET_N_PIO2_10 IOCON_MUX(74, IOCON_TYPE_D, 2) /* PIO2_10 */ +#define FC5_SCK_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 5) /* PIO2_11 */ +#define GPIO_PIO211_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 0) /* PIO2_11 */ +#define LCD_PWR_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 1) /* PIO2_11 */ +#define SDIF_SD_VOLT0_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 2) /* PIO2_11 */ +#define FC5_RXD_SDA_MOSI_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 5) /* PIO2_12 */ +#define GPIO_PIO212_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 0) /* PIO2_12 */ +#define LCD_LE_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 1) /* PIO2_12 */ +#define SDIF_SD_VOLT1_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 2) /* PIO2_12 */ +#define USB0_IDVALUE_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 3) /* PIO2_12 */ +#define FC5_TXD_SCL_MISO_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 5) /* PIO2_13 */ +#define GPIO_PIO213_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 0) /* PIO2_13 */ +#define LCD_DCLK_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 1) /* PIO2_13 */ +#define SDIF_SD_VOLT2_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 2) /* PIO2_13 */ +#define CTIMER0_MATCH2_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 4) /* PIO2_14 */ +#define FC5_CTS_SDA_SSEL0_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 5) /* PIO2_14 */ +#define GPIO_PIO214_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 0) /* PIO2_14 */ +#define LCD_FP_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 1) /* PIO2_14 */ +#define USB0_FRAME_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 2) /* PIO2_14 */ +#define USB0_PORTPWRN_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 3) /* PIO2_14 */ +#define CTIMER0_MATCH3_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 4) /* PIO2_15 */ +#define FC5_RTS_SCL_SSEL1_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 5) /* PIO2_15 */ +#define GPIO_PIO215_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 0) /* PIO2_15 */ +#define LCD_AC_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 1) /* PIO2_15 */ +#define USB0_OVERCURRENTN_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 3) /* PIO2_15 */ +#define USB0_UP_LED_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 2) /* PIO2_15 */ +#define CTIMER1_MATCH3_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 4) /* PIO2_16 */ +#define FC8_SCK_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 5) /* PIO2_16 */ +#define GPIO_PIO216_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 0) /* PIO2_16 */ +#define LCD_LP_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 1) /* PIO2_16 */ +#define USB1_FRAME_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 2) /* PIO2_16 */ +#define USB1_PORTPWRN_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 3) /* PIO2_16 */ +#define CTIMER1_CAPTURE1_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 4) /* PIO2_17 */ +#define FC8_RXD_SDA_MOSI_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 5) /* PIO2_17 */ +#define GPIO_PIO217_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 0) /* PIO2_17 */ +#define LCD_CLKIN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 1) /* PIO2_17 */ +#define USB1_OVERCURRENTN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 3) /* PIO2_17 */ +#define USB1_UP_LED_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 2) /* PIO2_17 */ +#define CTIMER3_MATCH0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 4) /* PIO2_18 */ +#define FC3_RXD_SDA_MOSI_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 2) /* PIO2_18 */ +#define FC7_SCK_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 3) /* PIO2_18 */ +#define GPIO_PIO218_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 0) /* PIO2_18 */ +#define LCD_LCD_VD0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 1) /* PIO2_18 */ +#define CTIMER3_MATCH1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 4) /* PIO2_19 */ +#define FC3_TXD_SCL_MISO_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 2) /* PIO2_19 */ +#define FC7_RXD_SDA_MOSI_DATA_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 3) /* PIO2_19 */ +#define GPIO_PIO219_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 0) /* PIO2_19 */ +#define LCD_LCD_VD1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 1) /* PIO2_19 */ +#define CTIMER3_MATCH2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 4) /* PIO2_20 */ +#define CTIMER4_CAPTURE0_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 5) /* PIO2_20 */ +#define FC3_RTS_SCL_SSEL1_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 2) /* PIO2_20 */ +#define FC7_TXD_SCL_MISO_WS_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 3) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 0) /* PIO2_20 */ +#define LCD_LCD_VD2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 1) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define LCD_LCD_VD3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 1) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define LCD_LCD_VD4_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 1) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define LCD_LCD_VD5_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 1) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define LCD_LCD_VD6_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 1) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define LCD_LCD_VD7_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 1) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define LCD_LCD_VD8_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 1) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define LCD_LCD_VD9_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 1) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define LCD_LCD_VD10_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 1) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define LCD_LCD_VD11_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 1) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define LCD_LCD_VD12_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 1) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define LCD_LCD_VD13_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 1) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define LCD_LCD_VD14_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 1) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define LCD_LCD_VD15_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 1) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define LCD_LCD_VD16_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 1) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define LCD_LCD_VD17_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 1) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define LCD_LCD_VD18_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 1) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define LCD_LCD_VD19_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 1) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define LCD_LCD_VD0_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 2) /* PIO3_6 */ +#define LCD_LCD_VD20_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 1) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define LCD_LCD_VD1_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 2) /* PIO3_7 */ +#define LCD_LCD_VD21_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 1) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define LCD_LCD_VD22_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 1) /* PIO3_8 */ +#define LCD_LCD_VD2_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 2) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define LCD_LCD_VD23_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 1) /* PIO3_9 */ +#define LCD_LCD_VD3_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 2) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define SD_BACKEND_PWR_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 2) /* PIO3_21 */ +#define UTICK0_CAPTURE2_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 4) /* PIO3_21 */ +#define ADC0_CH10_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC9_TXD_SCL_MISO_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 1) /* PIO3_22 */ +#define GPIO_PIO322_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC2_CTS_SDA_SSEL0_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 1) /* PIO3_23 */ +#define GPIO_PIO323_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 0) /* PIO3_23 */ +#define UTICK0_CAPTURE3_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 3) /* PIO3_23 */ +#define CTIMER4_CAPTURE0_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 2) /* PIO3_24 */ +#define FC2_RTS_SCL_SSEL1_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 1) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 0) /* PIO3_24 */ +#define USB0_VBUS_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 3) /* PIO3_24 */ +#define CTIMER4_CAPTURE2_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 2) /* PIO3_25 */ +#define EMC_EMC_A14_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 6) /* PIO3_25 */ +#define FC4_SCK_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 3) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 0) /* PIO3_25 */ +#define EMC_EMC_A15_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 6) /* PIO3_26 */ +#define FC4_RXD_SDA_MOSI_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 3) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 0) /* PIO3_26 */ +#define SCT0_OUT0_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 2) /* PIO3_26 */ +#define EMC_EMC_A16_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 6) /* PIO3_27 */ +#define FC4_TXD_SCL_MISO_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 3) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 0) /* PIO3_27 */ +#define SCT0_OUT1_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 2) /* PIO3_27 */ +#define EMC_EMC_A17_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 6) /* PIO3_28 */ +#define FC4_CTS_SDA_SSEL0_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 3) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 0) /* PIO3_28 */ +#define SCT0_OUT2_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 2) /* PIO3_28 */ +#define EMC_EMC_A18_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 6) /* PIO3_29 */ +#define FC4_RTS_SCL_SSEL1_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 3) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 0) /* PIO3_29 */ +#define SCT0_OUT3_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 2) /* PIO3_29 */ +#define EMC_EMC_A19_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 6) /* PIO3_30 */ +#define FC4_SSEL2_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 3) /* PIO3_30 */ +#define FC9_CTS_SDA_SSEL0_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 1) /* PIO3_30 */ +#define GPIO_PIO330_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 0) /* PIO3_30 */ +#define SCT0_OUT4_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 2) /* PIO3_30 */ +#define CTIMER4_MATCH2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 3) /* PIO3_31 */ +#define EMC_EMC_A20_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 6) /* PIO3_31 */ +#define FC9_RTS_SCL_SSEL1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 1) /* PIO3_31 */ +#define GPIO_PIO331_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 0) /* PIO3_31 */ +#define SCT0_IN0_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN3_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN4_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN6_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_OUT5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 2) /* PIO3_31 */ +#define CTIMER4_CAPTURE1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 3) /* PIO4_0 */ +#define EMC_EMC_CS1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 6) /* PIO4_0 */ +#define FC6_CTS_SDA_SSEL0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 2) /* PIO4_0 */ +#define GPIO_PIO40_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 0) /* PIO4_0 */ +#define SCT0_IN0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN2_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN3_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN4_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN5_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN6_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define EMC_EMC_CS2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 6) /* PIO4_1 */ +#define FC6_SCK_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 2) /* PIO4_1 */ +#define GPIO_PIO41_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 0) /* PIO4_1 */ +#define SCT0_IN0_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN1_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN3_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN4_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN5_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN6_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define EMC_EMC_CS3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 6) /* PIO4_2 */ +#define FC6_RXD_SDA_MOSI_DATA_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 2) /* PIO4_2 */ +#define GPIO_PIO42_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 0) /* PIO4_2 */ +#define SCT0_IN0_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN1_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN2_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN4_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN5_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN6_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define CTIMER0_CAPTURE3_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 3) /* PIO4_3 */ +#define EMC_EMC_DYCS2_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 6) /* PIO4_3 */ +#define FC6_TXD_SCL_MISO_WS_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 2) /* PIO4_3 */ +#define GPIO_PIO43_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 0) /* PIO4_3 */ +#define SCT0_IN0_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN1_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN2_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN3_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN4_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN5_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN6_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define EMC_EMC_DYCS3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 6) /* PIO4_4 */ +#define FC0_RTS_SCL_SSEL1_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 3) /* PIO4_4 */ +#define FC4_SSEL3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 2) /* PIO4_4 */ +#define GPIO_PIO44_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 0) /* PIO4_4 */ +#define SCT0_IN0_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN1_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN2_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN4_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN5_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN6_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define CTIMER4_MATCH3_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 4) /* PIO4_5 */ +#define EMC_EMC_CKE2_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 6) /* PIO4_5 */ +#define FC0_CTS_SDA_SSEL0_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 3) /* PIO4_5 */ +#define FC9_CTS_SDA_SSEL0_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 2) /* PIO4_5 */ +#define GPIO_PIO45_PIO4_5 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PIO4_10 */ +#define SCT0_IN0_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN1_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN2_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN3_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN4_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN5_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN6_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define USB1_OVERCURRENTN_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 3) /* PIO4_10 */ +#define USB1_UP_LED_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 4) /* PIO4_10 */ +#define ENET_ENET_RXD0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 1) /* PIO4_11 */ +#define FC2_CTS_SDA_SSEL0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 2) /* PIO4_11 */ +#define GPIO_PIO411_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 0) /* PIO4_11 */ +#define SCT0_IN0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN1_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN2_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN3_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN4_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN5_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN6_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define USB0_IDVALUE_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 3) /* PIO4_11 */ +#define ENET_ENET_RXD1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 1) /* PIO4_12 */ +#define FC2_RTS_SCL_SSEL1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 2) /* PIO4_12 */ +#define GPIO_PIO412_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 0) /* PIO4_12 */ +#define SCT0_IN0_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN2_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN3_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN4_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN5_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN6_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define CTIMER4_MATCH0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 2) /* PIO4_13 */ +#define ENET_TX_EN_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 1) /* PIO4_13 */ +#define GPIO_PIO413_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 0) /* PIO4_13 */ +#define SCT0_IN0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN1_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN2_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN3_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN4_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN5_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN6_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define 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a/dts/nxp/lpc/LPC54608J512ET180-pinctrl.h b/dts/nxp/lpc/LPC54608J512ET180-pinctrl.h new file mode 100644 index 000000000..b8766e578 --- /dev/null +++ b/dts/nxp/lpc/LPC54608J512ET180-pinctrl.h @@ -0,0 +1,3598 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54608J512ET180/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54608J512ET180_ +#define _ZEPHYR_DTS_BINDING_LPC54608J512ET180_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CAN1_RD_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define 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*/ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define LCD_LCD_VD3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 1) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define LCD_LCD_VD4_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 1) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define LCD_LCD_VD5_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 1) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define LCD_LCD_VD6_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 1) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define LCD_LCD_VD7_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 1) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define LCD_LCD_VD8_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 1) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define LCD_LCD_VD9_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 1) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define LCD_LCD_VD10_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 1) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define LCD_LCD_VD11_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 1) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define LCD_LCD_VD12_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 1) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define LCD_LCD_VD13_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 1) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define LCD_LCD_VD14_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 1) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define LCD_LCD_VD15_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 1) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define LCD_LCD_VD16_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 1) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define LCD_LCD_VD17_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 1) 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GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define LCD_LCD_VD1_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 2) /* PIO3_7 */ +#define LCD_LCD_VD21_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 1) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define LCD_LCD_VD22_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 1) /* PIO3_8 */ +#define LCD_LCD_VD2_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 2) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define LCD_LCD_VD23_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 1) /* PIO3_9 */ +#define LCD_LCD_VD3_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 2) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 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PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 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PIO4_1 */ +#define SCT0_IN2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN3_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN4_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN5_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN6_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define EMC_EMC_CS3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 6) /* PIO4_2 */ +#define FC6_RXD_SDA_MOSI_DATA_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 2) /* PIO4_2 */ +#define GPIO_PIO42_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 0) /* PIO4_2 */ +#define SCT0_IN0_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN1_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN2_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN4_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN5_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN6_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define CTIMER0_CAPTURE3_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 3) /* PIO4_3 */ +#define EMC_EMC_DYCS2_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 6) /* PIO4_3 */ +#define FC6_TXD_SCL_MISO_WS_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 2) /* PIO4_3 */ +#define GPIO_PIO43_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 0) /* PIO4_3 */ +#define SCT0_IN0_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN1_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN2_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN3_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN4_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN5_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN6_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define EMC_EMC_DYCS3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 6) /* PIO4_4 */ +#define FC0_RTS_SCL_SSEL1_PIO4_4 IOCON_MUX(132, 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PIO4_10 */ +#define SCT0_IN0_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN1_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN2_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN3_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN4_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN5_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN6_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define USB1_OVERCURRENTN_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 3) /* PIO4_10 */ +#define USB1_UP_LED_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 4) /* PIO4_10 */ +#define ENET_ENET_RXD0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 1) /* PIO4_11 */ +#define FC2_CTS_SDA_SSEL0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 2) /* PIO4_11 */ +#define GPIO_PIO411_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 0) /* PIO4_11 */ +#define SCT0_IN0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN1_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN2_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN3_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN4_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN5_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN6_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define USB0_IDVALUE_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 3) /* PIO4_11 */ +#define ENET_ENET_RXD1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 1) /* PIO4_12 */ +#define FC2_RTS_SCL_SSEL1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 2) /* PIO4_12 */ +#define GPIO_PIO412_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 0) /* PIO4_12 */ +#define SCT0_IN0_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN2_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN3_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN4_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN5_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN6_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define CTIMER4_MATCH0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 2) /* PIO4_13 */ +#define ENET_TX_EN_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 1) /* PIO4_13 */ +#define GPIO_PIO413_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 0) /* PIO4_13 */ +#define SCT0_IN0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN1_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN2_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN3_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN4_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN5_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN6_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define CTIMER4_MATCH1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 2) /* PIO4_14 */ +#define ENET_RX_CLK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 1) /* PIO4_14 */ +#define FC9_SCK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 3) /* PIO4_14 */ +#define GPIO_PIO414_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 0) /* PIO4_14 */ +#define SCT0_IN0_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN2_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN3_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN4_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN5_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN6_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define CTIMER4_MATCH2_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 2) /* PIO4_15 */ +#define ENET_MDC_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 1) /* PIO4_15 */ +#define FC9_RXD_SDA_MOSI_PIO4_15 IOCON_MUX(143, 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(((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CAN1_RD_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG22_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG23_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG24_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG25_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG26_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG27_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMIC0_CLK0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 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PIO0_1 */ +#define CTIMER0_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define DMA0_TRIG0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG10_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG11_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG12_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG13_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG14_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG15_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG16_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG17_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG18_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG19_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG20_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG21_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG22_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG23_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG24_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG25_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG26_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG27_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG28_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG29_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG7_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG8_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG9_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMIC0_DATA0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 5) /* PIO0_1 */ +#define FC3_CTS_SDA_SSEL0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 2) /* PIO0_1 */ +#define GPIO_PIO01_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT7_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define SCT0_IN0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define ADC0_TRIG1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define ADC0_TRIG2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define CTIMER0_CAPTURE1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define DMA0_TRIG0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG10_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG11_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG12_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG13_PIO0_2 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IOCON_TYPE_D, 0) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 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PIO1_21 */ +#define PINT_PINT3_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define PINT_PINT4_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define PINT_PINT5_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define PINT_PINT6_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define PINT_PINT7_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define ADC0_TRIG1_PIO1_22 IOCON_MUX(54, IOCON_TYPE_D, 0) /* PIO1_22 */ +#define ADC0_TRIG2_PIO1_22 IOCON_MUX(54, IOCON_TYPE_D, 0) /* PIO1_22 */ +#define CTIMER2_MATCH3_PIO1_22 IOCON_MUX(54, IOCON_TYPE_D, 3) /* PIO1_22 */ +#define DMA0_TRIG0_PIO1_22 IOCON_MUX(54, IOCON_TYPE_D, 0) /* PIO1_22 */ +#define DMA0_TRIG10_PIO1_22 IOCON_MUX(54, IOCON_TYPE_D, 0) /* PIO1_22 */ +#define DMA0_TRIG11_PIO1_22 IOCON_MUX(54, IOCON_TYPE_D, 0) /* PIO1_22 */ +#define DMA0_TRIG12_PIO1_22 IOCON_MUX(54, IOCON_TYPE_D, 0) /* PIO1_22 */ +#define DMA0_TRIG13_PIO1_22 IOCON_MUX(54, IOCON_TYPE_D, 0) /* PIO1_22 */ +#define DMA0_TRIG14_PIO1_22 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Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54616J512BD208_ +#define _ZEPHYR_DTS_BINDING_LPC54616J512BD208_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CAN1_RD_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* 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FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define SD_BACKEND_PWR_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 2) /* PIO3_21 */ +#define UTICK0_CAPTURE2_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 4) /* PIO3_21 */ +#define ADC0_CH10_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC9_TXD_SCL_MISO_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 1) /* PIO3_22 */ +#define GPIO_PIO322_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC2_CTS_SDA_SSEL0_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 1) /* PIO3_23 */ +#define GPIO_PIO323_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 0) /* PIO3_23 */ +#define UTICK0_CAPTURE3_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 3) /* PIO3_23 */ +#define CTIMER4_CAPTURE0_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 2) /* PIO3_24 */ +#define FC2_RTS_SCL_SSEL1_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 1) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 0) /* PIO3_24 */ +#define USB0_VBUS_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 3) /* PIO3_24 */ +#define CTIMER4_CAPTURE2_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 2) /* PIO3_25 */ +#define EMC_EMC_A14_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 6) /* PIO3_25 */ +#define FC4_SCK_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 3) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 0) /* PIO3_25 */ +#define EMC_EMC_A15_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 6) /* PIO3_26 */ +#define FC4_RXD_SDA_MOSI_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 3) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 0) /* PIO3_26 */ +#define SCT0_OUT0_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 2) /* PIO3_26 */ +#define EMC_EMC_A16_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 6) /* PIO3_27 */ +#define FC4_TXD_SCL_MISO_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 3) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 0) /* PIO3_27 */ +#define SCT0_OUT1_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 2) /* PIO3_27 */ +#define EMC_EMC_A17_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 6) /* PIO3_28 */ +#define FC4_CTS_SDA_SSEL0_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 3) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 0) /* PIO3_28 */ +#define SCT0_OUT2_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 2) /* PIO3_28 */ +#define EMC_EMC_A18_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 6) /* PIO3_29 */ +#define FC4_RTS_SCL_SSEL1_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 3) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 0) /* PIO3_29 */ +#define SCT0_OUT3_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 2) /* PIO3_29 */ +#define EMC_EMC_A19_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 6) /* PIO3_30 */ +#define FC4_SSEL2_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 3) /* PIO3_30 */ +#define FC9_CTS_SDA_SSEL0_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 1) /* PIO3_30 */ +#define GPIO_PIO330_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 0) /* PIO3_30 */ +#define SCT0_OUT4_PIO3_30 IOCON_MUX(126, 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+#define EMC_EMC_CS1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 6) /* PIO4_0 */ +#define FC6_CTS_SDA_SSEL0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 2) /* PIO4_0 */ +#define GPIO_PIO40_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 0) /* PIO4_0 */ +#define SCT0_IN0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN2_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN3_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN4_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN5_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN6_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define EMC_EMC_CS2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 6) /* PIO4_1 */ +#define FC6_SCK_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 2) /* PIO4_1 */ +#define GPIO_PIO41_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 0) /* PIO4_1 */ +#define SCT0_IN0_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ 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+#define SCT0_IN5_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN6_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define CTIMER0_CAPTURE3_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 3) /* PIO4_3 */ +#define EMC_EMC_DYCS2_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 6) /* PIO4_3 */ +#define FC6_TXD_SCL_MISO_WS_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 2) /* PIO4_3 */ +#define GPIO_PIO43_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 0) /* PIO4_3 */ +#define SCT0_IN0_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN1_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN2_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN3_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN4_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN5_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define SCT0_IN6_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define EMC_EMC_DYCS3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 6) /* 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PIO5_1 */ +#define GPIO_PIO51_PIO5_1 IOCON_MUX(161, IOCON_TYPE_D, 0) /* PIO5_1 */ +#define SDIF_SD_VOLT0_PIO5_1 IOCON_MUX(161, IOCON_TYPE_D, 2) /* PIO5_1 */ +#define CTIMER3_CAPTURE0_PIO5_2 IOCON_MUX(162, IOCON_TYPE_D, 3) /* PIO5_2 */ +#define EMC_EMC_D29_PIO5_2 IOCON_MUX(162, IOCON_TYPE_D, 6) /* PIO5_2 */ +#define ENET_COL_PIO5_2 IOCON_MUX(162, IOCON_TYPE_D, 1) /* PIO5_2 */ +#define FC4_CTS_SDA_SSEL0_PIO5_2 IOCON_MUX(162, IOCON_TYPE_D, 4) /* PIO5_2 */ +#define GPIO_PIO52_PIO5_2 IOCON_MUX(162, IOCON_TYPE_D, 0) /* PIO5_2 */ +#define SDIF_SD_VOLT1_PIO5_2 IOCON_MUX(162, IOCON_TYPE_D, 2) /* PIO5_2 */ +#define CTIMER3_CAPTURE1_PIO5_3 IOCON_MUX(163, IOCON_TYPE_D, 3) /* PIO5_3 */ +#define EMC_EMC_D30_PIO5_3 IOCON_MUX(163, IOCON_TYPE_D, 6) /* PIO5_3 */ +#define ENET_MDC_PIO5_3 IOCON_MUX(163, IOCON_TYPE_D, 1) /* PIO5_3 */ +#define FC4_RTS_SCL_SSEL1_PIO5_3 IOCON_MUX(163, IOCON_TYPE_D, 4) /* PIO5_3 */ +#define GPIO_PIO53_PIO5_3 IOCON_MUX(163, IOCON_TYPE_D, 0) /* PIO5_3 */ +#define SDIF_SD_VOLT2_PIO5_3 IOCON_MUX(163, IOCON_TYPE_D, 2) /* PIO5_3 */ +#define CTIMER3_CAPTURE2_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 3) /* PIO5_4 */ +#define EMC_EMC_D31_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 6) /* PIO5_4 */ +#define ENET_MDIO_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 1) /* PIO5_4 */ +#define FC4_SSEL2_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 4) /* PIO5_4 */ +#define GPIO_PIO54_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 0) /* PIO5_4 */ +#define SD_BACKEND_PWR_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 2) /* PIO5_4 */ +#define CTIMER3_CAPTURE3_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 3) /* PIO5_5 */ +#define DMIC0_CLK1_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 2) /* PIO5_5 */ +#define EMC_EMC_A21_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 6) /* PIO5_5 */ +#define FC4_SSEL3_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 4) /* PIO5_5 */ +#define GPIO_PIO55_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 0) /* PIO5_5 */ +#define SCT0_IN0_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN1_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN2_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN3_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN4_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN5_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define SCT0_IN6_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 1) /* PIO5_5 */ +#define TRACECLK_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 5) /* PIO5_5 */ +#define DMIC0_DATA1_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 2) /* PIO5_6 */ +#define EMC_EMC_A22_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 6) /* PIO5_6 */ +#define FC5_SCK_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 3) /* PIO5_6 */ +#define GPIO_PIO56_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 0) /* PIO5_6 */ +#define SCT0_IN0_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN1_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN2_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN3_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ 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+#define SCT0_IN5_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_IN6_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 1) /* PIO5_7 */ +#define SCT0_OUT6_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 4) /* PIO5_7 */ +#define SWD_TRACEDATA1_PIO5_7 IOCON_MUX(167, IOCON_TYPE_D, 5) /* PIO5_7 */ +#define DMIC0_CLK0_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 2) /* PIO5_8 */ +#define EMC_EMC_A24_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 6) /* PIO5_8 */ +#define FC5_TXD_SCL_MISO_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 3) /* PIO5_8 */ +#define GPIO_PIO58_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 0) /* PIO5_8 */ +#define SCT0_IN0_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN1_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN2_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN3_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN4_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN5_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 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*/ +#define DMA0_TRIG6_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG7_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG8_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG9_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define EMC_EMC_D14_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 6) /* PIO1_30 */ +#define FC7_TXD_SCL_MISO_WS_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 1) /* PIO1_30 */ +#define GPIO_PIO130_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT0_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT1_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT2_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT3_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT4_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT5_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT6_PIO1_30 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0) /* PIO1_31 */ +#define PINT_PINT3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT4_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT5_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define SCT0_OUT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 4) /* PIO1_31 */ +#define ADC0_CH7_PIO2_0 IOCON_MUX(64, IOCON_TYPE_D, 0) /* PIO2_0 */ +#define CTIMER1_CAPTURE0_PIO2_0 IOCON_MUX(64, IOCON_TYPE_D, 4) /* PIO2_0 */ +#define FC0_RXD_SDA_MOSI_PIO2_0 IOCON_MUX(64, IOCON_TYPE_D, 2) /* PIO2_0 */ +#define GPIO_PIO20_PIO2_0 IOCON_MUX(64, IOCON_TYPE_D, 0) /* PIO2_0 */ +#define ADC0_CH8_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 0) /* PIO2_1 */ +#define CTIMER1_MATCH0_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 4) /* PIO2_1 */ +#define FC0_TXD_SCL_MISO_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 2) /* PIO2_1 */ +#define GPIO_PIO21_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 0) /* PIO2_1 */ +#define CTIMER1_MATCH1_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 4) /* PIO2_2 */ +#define ENET_CRS_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 1) /* PIO2_2 */ +#define FC3_SSEL3_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 2) /* PIO2_2 */ +#define GPIO_PIO22_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 0) /* PIO2_2 */ +#define SCT0_OUT6_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 3) /* PIO2_2 */ +#define CTIMER2_MATCH0_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 4) /* PIO2_3 */ +#define ENET_ENET_TXD2_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 1) /* PIO2_3 */ +#define FC1_RXD_SDA_MOSI_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 3) /* PIO2_3 */ +#define GPIO_PIO23_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 0) /* PIO2_3 */ +#define SD_CLK_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 2) /* PIO2_3 */ +#define CTIMER2_MATCH1_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 4) /* PIO2_4 */ +#define ENET_ENET_TXD3_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 1) /* PIO2_4 */ +#define FC1_TXD_SCL_MISO_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 3) /* PIO2_4 */ +#define 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PIO2_7 */ +#define GPIO_PIO27_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 0) /* PIO2_7 */ +#define SDIF_SD_D1_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 2) /* PIO2_7 */ +#define SYSCON_FREQMEB_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 3) /* PIO2_7 */ +#define CTIMER0_MATCH0_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 4) /* PIO2_8 */ +#define ENET_ENET_RXD2_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 1) /* PIO2_8 */ +#define GPIO_PIO28_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 0) /* PIO2_8 */ +#define SDIF_SD_D2_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 2) /* PIO2_8 */ +#define CTIMER0_MATCH1_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 4) /* PIO2_9 */ +#define ENET_ENET_RXD3_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 1) /* PIO2_9 */ +#define GPIO_PIO29_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 0) /* PIO2_9 */ +#define SDIF_SD_D3_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 2) /* PIO2_9 */ +#define ENET_RX_ER_PIO2_10 IOCON_MUX(74, IOCON_TYPE_D, 1) /* PIO2_10 */ +#define GPIO_PIO210_PIO2_10 IOCON_MUX(74, IOCON_TYPE_D, 0) /* PIO2_10 */ +#define SD_CARD_DET_N_PIO2_10 IOCON_MUX(74, IOCON_TYPE_D, 2) /* PIO2_10 */ +#define FC5_SCK_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 5) /* PIO2_11 */ +#define GPIO_PIO211_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 0) /* PIO2_11 */ +#define LCD_PWR_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 1) /* PIO2_11 */ +#define SDIF_SD_VOLT0_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 2) /* PIO2_11 */ +#define FC5_RXD_SDA_MOSI_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 5) /* PIO2_12 */ +#define GPIO_PIO212_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 0) /* PIO2_12 */ +#define LCD_LE_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 1) /* PIO2_12 */ +#define SDIF_SD_VOLT1_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 2) /* PIO2_12 */ +#define USB0_IDVALUE_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 3) /* PIO2_12 */ +#define FC5_TXD_SCL_MISO_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 5) /* PIO2_13 */ +#define GPIO_PIO213_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 0) /* PIO2_13 */ +#define LCD_DCLK_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 1) /* PIO2_13 */ +#define SDIF_SD_VOLT2_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 2) /* PIO2_13 */ +#define CTIMER0_MATCH2_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 4) /* PIO2_14 */ +#define FC5_CTS_SDA_SSEL0_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 5) /* PIO2_14 */ +#define GPIO_PIO214_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 0) /* PIO2_14 */ +#define LCD_FP_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 1) /* PIO2_14 */ +#define USB0_FRAME_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 2) /* PIO2_14 */ +#define USB0_PORTPWRN_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 3) /* PIO2_14 */ +#define CTIMER0_MATCH3_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 4) /* PIO2_15 */ +#define FC5_RTS_SCL_SSEL1_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 5) /* PIO2_15 */ +#define GPIO_PIO215_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 0) /* PIO2_15 */ +#define LCD_AC_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 1) /* PIO2_15 */ +#define USB0_OVERCURRENTN_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 3) /* PIO2_15 */ +#define USB0_UP_LED_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 2) /* PIO2_15 */ +#define CTIMER1_MATCH3_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 4) /* PIO2_16 */ +#define FC8_SCK_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 5) /* PIO2_16 */ +#define GPIO_PIO216_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 0) /* PIO2_16 */ +#define LCD_LP_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 1) /* PIO2_16 */ +#define USB1_FRAME_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 2) /* PIO2_16 */ +#define USB1_PORTPWRN_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 3) /* PIO2_16 */ +#define CTIMER1_CAPTURE1_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 4) /* PIO2_17 */ +#define FC8_RXD_SDA_MOSI_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 5) /* PIO2_17 */ +#define GPIO_PIO217_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 0) /* PIO2_17 */ +#define LCD_CLKIN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 1) /* PIO2_17 */ +#define USB1_OVERCURRENTN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 3) /* PIO2_17 */ +#define USB1_UP_LED_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 2) /* PIO2_17 */ +#define CTIMER3_MATCH0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 4) /* PIO2_18 */ +#define FC3_RXD_SDA_MOSI_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 2) /* PIO2_18 */ +#define FC7_SCK_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 3) /* PIO2_18 */ +#define GPIO_PIO218_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 0) /* PIO2_18 */ +#define LCD_LCD_VD0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 1) /* PIO2_18 */ +#define CTIMER3_MATCH1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 4) /* PIO2_19 */ +#define FC3_TXD_SCL_MISO_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 2) /* PIO2_19 */ +#define FC7_RXD_SDA_MOSI_DATA_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 3) /* PIO2_19 */ +#define GPIO_PIO219_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 0) /* PIO2_19 */ +#define LCD_LCD_VD1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 1) /* PIO2_19 */ +#define CTIMER3_MATCH2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 4) /* PIO2_20 */ +#define CTIMER4_CAPTURE0_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 5) /* PIO2_20 */ +#define FC3_RTS_SCL_SSEL1_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 2) /* PIO2_20 */ +#define FC7_TXD_SCL_MISO_WS_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 3) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 0) /* PIO2_20 */ +#define LCD_LCD_VD2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 1) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define LCD_LCD_VD3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 1) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define LCD_LCD_VD4_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 1) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define LCD_LCD_VD5_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 1) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define LCD_LCD_VD6_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 1) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define LCD_LCD_VD7_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 1) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define LCD_LCD_VD8_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 1) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define LCD_LCD_VD9_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 1) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define LCD_LCD_VD10_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 1) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define LCD_LCD_VD11_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 1) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define LCD_LCD_VD12_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 1) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define LCD_LCD_VD13_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 1) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define LCD_LCD_VD14_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 1) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define LCD_LCD_VD15_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 1) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define LCD_LCD_VD16_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 1) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define LCD_LCD_VD17_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 1) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define LCD_LCD_VD18_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 1) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define LCD_LCD_VD19_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 1) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define LCD_LCD_VD0_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 2) /* PIO3_6 */ +#define LCD_LCD_VD20_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 1) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define LCD_LCD_VD1_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 2) /* PIO3_7 */ +#define LCD_LCD_VD21_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 1) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define LCD_LCD_VD22_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 1) /* PIO3_8 */ +#define LCD_LCD_VD2_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 2) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define LCD_LCD_VD23_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 1) /* PIO3_9 */ +#define LCD_LCD_VD3_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 2) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define SD_BACKEND_PWR_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 2) /* PIO3_21 */ +#define UTICK0_CAPTURE2_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 4) /* PIO3_21 */ +#define ADC0_CH10_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC9_TXD_SCL_MISO_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 1) /* PIO3_22 */ +#define GPIO_PIO322_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC2_CTS_SDA_SSEL0_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 1) /* PIO3_23 */ +#define GPIO_PIO323_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 0) /* PIO3_23 */ +#define UTICK0_CAPTURE3_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 3) /* PIO3_23 */ +#define CTIMER4_CAPTURE0_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 2) /* PIO3_24 */ +#define FC2_RTS_SCL_SSEL1_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 1) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 0) /* PIO3_24 */ +#define USB0_VBUS_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 3) /* PIO3_24 */ +#define CTIMER4_CAPTURE2_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 2) /* PIO3_25 */ +#define EMC_EMC_A14_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 6) /* PIO3_25 */ +#define FC4_SCK_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 3) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 0) /* PIO3_25 */ +#define EMC_EMC_A15_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 6) /* PIO3_26 */ +#define FC4_RXD_SDA_MOSI_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 3) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 0) /* PIO3_26 */ +#define SCT0_OUT0_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 2) /* PIO3_26 */ +#define EMC_EMC_A16_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 6) /* PIO3_27 */ +#define FC4_TXD_SCL_MISO_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 3) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 0) /* PIO3_27 */ +#define SCT0_OUT1_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 2) /* PIO3_27 */ +#define EMC_EMC_A17_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 6) /* PIO3_28 */ +#define FC4_CTS_SDA_SSEL0_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 3) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 0) /* PIO3_28 */ +#define SCT0_OUT2_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 2) /* PIO3_28 */ +#define EMC_EMC_A18_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 6) /* PIO3_29 */ +#define FC4_RTS_SCL_SSEL1_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 3) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 0) /* PIO3_29 */ +#define SCT0_OUT3_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 2) /* PIO3_29 */ +#define EMC_EMC_A19_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 6) /* PIO3_30 */ +#define FC4_SSEL2_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 3) /* PIO3_30 */ +#define FC9_CTS_SDA_SSEL0_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 1) /* PIO3_30 */ +#define GPIO_PIO330_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 0) /* PIO3_30 */ +#define SCT0_OUT4_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 2) /* PIO3_30 */ +#define CTIMER4_MATCH2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 3) /* PIO3_31 */ +#define EMC_EMC_A20_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 6) /* PIO3_31 */ +#define FC9_RTS_SCL_SSEL1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 1) /* PIO3_31 */ +#define GPIO_PIO331_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 0) /* PIO3_31 */ +#define SCT0_IN0_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN3_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN4_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN6_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_OUT5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 2) /* PIO3_31 */ +#define CTIMER4_CAPTURE1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 3) /* PIO4_0 */ +#define EMC_EMC_CS1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 6) /* PIO4_0 */ +#define FC6_CTS_SDA_SSEL0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 2) /* PIO4_0 */ +#define GPIO_PIO40_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 0) /* PIO4_0 */ +#define SCT0_IN0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN2_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN3_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN4_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN5_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN6_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define EMC_EMC_CS2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 6) /* PIO4_1 */ +#define FC6_SCK_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 2) /* PIO4_1 */ +#define GPIO_PIO41_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 0) /* PIO4_1 */ +#define SCT0_IN0_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN1_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN3_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN4_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN5_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN6_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define EMC_EMC_CS3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 6) /* PIO4_2 */ +#define FC6_RXD_SDA_MOSI_DATA_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 2) /* PIO4_2 */ +#define GPIO_PIO42_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 0) /* PIO4_2 */ +#define SCT0_IN0_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN1_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN2_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ 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PIO4_3 */ +#define SCT0_IN6_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define EMC_EMC_DYCS3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 6) /* PIO4_4 */ +#define FC0_RTS_SCL_SSEL1_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 3) /* PIO4_4 */ +#define FC4_SSEL3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 2) /* PIO4_4 */ +#define GPIO_PIO44_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 0) /* PIO4_4 */ +#define SCT0_IN0_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN1_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN2_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN4_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN5_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN6_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define CTIMER4_MATCH3_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 4) /* PIO4_5 */ +#define EMC_EMC_CKE2_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 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PIO4_12 */ +#define SCT0_IN1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN2_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN3_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN4_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN5_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN6_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define CTIMER4_MATCH0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 2) /* PIO4_13 */ +#define ENET_TX_EN_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 1) /* PIO4_13 */ +#define GPIO_PIO413_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 0) /* PIO4_13 */ +#define SCT0_IN0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN1_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN2_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN3_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN4_PIO4_13 IOCON_MUX(141, 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FC2_RTS_SCL_SSEL1_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 3) /* PIO4_22 */ +#define GPIO_PIO422_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 0) /* PIO4_22 */ +#define SD_CARD_DET_N_PIO4_22 IOCON_MUX(150, IOCON_TYPE_D, 2) /* PIO4_22 */ +#define CTIMER1_MATCH0_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 5) /* PIO4_23 */ +#define EMC_EMC_D18_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 6) /* PIO4_23 */ +#define ENET_ENET_RXD0_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 1) /* PIO4_23 */ +#define FC2_CTS_SDA_SSEL0_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 3) /* PIO4_23 */ +#define GPIO_PIO423_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 0) /* PIO4_23 */ +#define SD_WR_PRT_PIO4_23 IOCON_MUX(151, IOCON_TYPE_D, 2) /* PIO4_23 */ +#define CTIMER1_MATCH1_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 5) /* PIO4_24 */ +#define EMC_EMC_D19_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 6) /* PIO4_24 */ +#define ENET_ENET_RXD1_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 1) /* PIO4_24 */ +#define FC7_RTS_SCL_SSEL1_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 3) /* PIO4_24 */ +#define GPIO_PIO424_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 0) /* PIO4_24 */ +#define SD_CARD_INT_N_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 2) /* PIO4_24 */ +#define CTIMER1_MATCH2_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 5) /* PIO4_25 */ +#define EMC_EMC_D20_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 6) /* PIO4_25 */ +#define ENET_ENET_RXD2_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 1) /* PIO4_25 */ +#define FC7_CTS_SDA_SSEL0_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 3) /* PIO4_25 */ +#define GPIO_PIO425_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 0) /* PIO4_25 */ +#define SDIF_SD_D0_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 2) /* PIO4_25 */ +#define CTIMER1_MATCH3_PIO4_26 IOCON_MUX(154, IOCON_TYPE_D, 5) /* PIO4_26 */ +#define EMC_EMC_D21_PIO4_26 IOCON_MUX(154, IOCON_TYPE_D, 6) /* PIO4_26 */ +#define ENET_ENET_RXD3_PIO4_26 IOCON_MUX(154, IOCON_TYPE_D, 1) /* PIO4_26 */ +#define GPIO_PIO426_PIO4_26 IOCON_MUX(154, IOCON_TYPE_D, 0) /* PIO4_26 */ +#define SDIF_SD_D1_PIO4_26 IOCON_MUX(154, IOCON_TYPE_D, 2) /* PIO4_26 */ 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LCD_LCD_VD2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 1) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define LCD_LCD_VD3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 1) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define LCD_LCD_VD4_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 1) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define LCD_LCD_VD5_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 1) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define LCD_LCD_VD6_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 1) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define LCD_LCD_VD7_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 1) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define LCD_LCD_VD8_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 1) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define LCD_LCD_VD9_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 1) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define LCD_LCD_VD10_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 1) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define LCD_LCD_VD11_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 1) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define LCD_LCD_VD12_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 1) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define LCD_LCD_VD13_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 1) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define LCD_LCD_VD14_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 1) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define LCD_LCD_VD15_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 1) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define LCD_LCD_VD16_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 1) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define LCD_LCD_VD17_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 1) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define LCD_LCD_VD18_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 1) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define LCD_LCD_VD19_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 1) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define LCD_LCD_VD0_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 2) /* PIO3_6 */ +#define LCD_LCD_VD20_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 1) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define LCD_LCD_VD1_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 2) /* PIO3_7 */ +#define LCD_LCD_VD21_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 1) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define LCD_LCD_VD22_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 1) /* PIO3_8 */ +#define LCD_LCD_VD2_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 2) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define LCD_LCD_VD23_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 1) /* PIO3_9 */ +#define LCD_LCD_VD3_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 2) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define SD_BACKEND_PWR_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 2) /* PIO3_21 */ +#define UTICK0_CAPTURE2_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 4) /* PIO3_21 */ +#define ADC0_CH10_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC9_TXD_SCL_MISO_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 1) /* PIO3_22 */ +#define GPIO_PIO322_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC2_CTS_SDA_SSEL0_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 1) /* PIO3_23 */ +#define GPIO_PIO323_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 0) /* PIO3_23 */ +#define UTICK0_CAPTURE3_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 3) /* PIO3_23 */ +#define CTIMER4_CAPTURE0_PIO3_24 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PIO4_3 */ +#define SCT0_IN6_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define EMC_EMC_DYCS3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 6) /* PIO4_4 */ +#define FC0_RTS_SCL_SSEL1_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 3) /* PIO4_4 */ +#define FC4_SSEL3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 2) /* PIO4_4 */ +#define GPIO_PIO44_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 0) /* PIO4_4 */ +#define SCT0_IN0_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN1_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN2_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN4_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN5_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN6_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define CTIMER4_MATCH3_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 4) /* PIO4_5 */ +#define EMC_EMC_CKE2_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 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PIO4_12 */ +#define SCT0_IN1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN2_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN3_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN4_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN5_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN6_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define CTIMER4_MATCH0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 2) /* PIO4_13 */ +#define ENET_TX_EN_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 1) /* PIO4_13 */ +#define GPIO_PIO413_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 0) /* PIO4_13 */ +#define SCT0_IN0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN1_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN2_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN3_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN4_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN5_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN6_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define CTIMER4_MATCH1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 2) /* PIO4_14 */ +#define ENET_RX_CLK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 1) /* PIO4_14 */ +#define FC9_SCK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 3) /* PIO4_14 */ +#define GPIO_PIO414_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 0) /* PIO4_14 */ +#define SCT0_IN0_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN2_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN3_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN4_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN5_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN6_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define CTIMER4_MATCH2_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 2) /* PIO4_15 */ +#define ENET_MDC_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 1) /* PIO4_15 */ +#define FC9_RXD_SDA_MOSI_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 3) /* PIO4_15 */ +#define GPIO_PIO415_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 0) /* PIO4_15 */ +#define CTIMER4_MATCH3_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 2) /* PIO4_16 */ +#define ENET_MDIO_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 1) /* PIO4_16 */ +#define FC9_TXD_SCL_MISO_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 3) /* PIO4_16 */ +#define GPIO_PIO416_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 0) /* PIO4_16 */ + +#endif diff --git a/dts/nxp/lpc/LPC54628J512ET180-pinctrl.h b/dts/nxp/lpc/LPC54628J512ET180-pinctrl.h new file mode 100644 index 000000000..19a7db3c4 --- /dev/null +++ b/dts/nxp/lpc/LPC54628J512ET180-pinctrl.h @@ -0,0 +1,3598 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54628J512ET180/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54628J512ET180_ +#define _ZEPHYR_DTS_BINDING_LPC54628J512ET180_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CAN1_RD_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOCON_MUX(0, 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IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMIC0_CLK0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define SCT0_IN0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define ADC0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define ADC0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define CAN1_TD_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 1) /* PIO0_1 */ +#define CTIMER0_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define DMA0_TRIG0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG10_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG11_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG12_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG13_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG14_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG15_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG16_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG17_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG18_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG19_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG20_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG21_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG22_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG23_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG24_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG25_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG26_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG27_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG28_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG29_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define 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PINT_PINT5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT7_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define SCT0_IN0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define ADC0_TRIG1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define ADC0_TRIG2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define CTIMER0_CAPTURE1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define DMA0_TRIG0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG10_PIO0_2 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1) /* PIO2_12 */ +#define SDIF_SD_VOLT1_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 2) /* PIO2_12 */ +#define USB0_IDVALUE_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 3) /* PIO2_12 */ +#define FC5_TXD_SCL_MISO_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 5) /* PIO2_13 */ +#define GPIO_PIO213_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 0) /* PIO2_13 */ +#define LCD_DCLK_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 1) /* PIO2_13 */ +#define SDIF_SD_VOLT2_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 2) /* PIO2_13 */ +#define CTIMER0_MATCH2_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 4) /* PIO2_14 */ +#define FC5_CTS_SDA_SSEL0_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 5) /* PIO2_14 */ +#define GPIO_PIO214_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 0) /* PIO2_14 */ +#define LCD_FP_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 1) /* PIO2_14 */ +#define USB0_FRAME_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 2) /* PIO2_14 */ +#define USB0_PORTPWRN_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 3) /* PIO2_14 */ +#define CTIMER0_MATCH3_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 4) /* PIO2_15 */ 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PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define LCD_LCD_VD11_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 1) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define LCD_LCD_VD12_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 1) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define LCD_LCD_VD13_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 1) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define LCD_LCD_VD14_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 1) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define LCD_LCD_VD15_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 1) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define LCD_LCD_VD16_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 1) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define LCD_LCD_VD17_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 1) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define LCD_LCD_VD18_PIO3_4 IOCON_MUX(100, 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+#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define LCD_LCD_VD22_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 1) /* PIO3_8 */ +#define LCD_LCD_VD2_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 2) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define LCD_LCD_VD23_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 1) /* PIO3_9 */ +#define LCD_LCD_VD3_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 2) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 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/* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define SD_BACKEND_PWR_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 2) /* PIO3_21 */ +#define UTICK0_CAPTURE2_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 4) /* PIO3_21 */ +#define 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SCT0_IN0_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN3_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN4_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN6_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_OUT5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 2) /* PIO3_31 */ +#define CTIMER4_CAPTURE1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 3) /* PIO4_0 */ +#define EMC_EMC_CS1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 6) /* PIO4_0 */ +#define FC6_CTS_SDA_SSEL0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 2) /* PIO4_0 */ +#define GPIO_PIO40_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 0) /* PIO4_0 */ +#define SCT0_IN0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN2_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN3_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN4_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN5_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN6_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define EMC_EMC_CS2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 6) /* PIO4_1 */ +#define FC6_SCK_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 2) /* PIO4_1 */ +#define GPIO_PIO41_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 0) /* PIO4_1 */ +#define SCT0_IN0_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN1_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN3_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN4_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN5_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN6_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define EMC_EMC_CS3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 6) /* PIO4_2 */ +#define FC6_RXD_SDA_MOSI_DATA_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 2) /* PIO4_2 */ +#define GPIO_PIO42_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 0) /* PIO4_2 */ +#define SCT0_IN0_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN1_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN2_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN4_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN5_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN6_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define CTIMER0_CAPTURE3_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 3) /* PIO4_3 */ +#define EMC_EMC_DYCS2_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 6) /* PIO4_3 */ +#define FC6_TXD_SCL_MISO_WS_PIO4_3 IOCON_MUX(131, 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CTIMER4_CAPTURE3_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 2) /* PIO4_7 */ +#define GPIO_PIO47_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 0) /* PIO4_7 */ +#define SCT0_IN0_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN1_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN2_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN3_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN4_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN5_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN6_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define USB0_FRAME_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 4) /* PIO4_7 */ +#define USB0_PORTPWRN_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 3) /* PIO4_7 */ +#define ENET_ENET_TXD0_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 1) /* PIO4_8 */ +#define FC2_SCK_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 2) /* PIO4_8 */ +#define GPIO_PIO48_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 0) /* PIO4_8 */ +#define SCT0_IN0_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN1_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN2_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN3_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN4_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN5_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN6_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define USB0_OVERCURRENTN_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 3) /* PIO4_8 */ +#define USB0_UP_LED_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 4) /* PIO4_8 */ +#define ENET_ENET_TXD1_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 1) /* PIO4_9 */ +#define FC2_RXD_SDA_MOSI_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 2) /* PIO4_9 */ +#define GPIO_PIO49_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 0) /* PIO4_9 */ +#define SCT0_IN0_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN1_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN2_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN3_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN4_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN5_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN6_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define USB1_FRAME_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 4) /* PIO4_9 */ +#define USB1_PORTPWRN_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 3) /* PIO4_9 */ +#define ENET_RX_DV_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 1) /* PIO4_10 */ +#define FC2_TXD_SCL_MISO_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 2) /* PIO4_10 */ +#define GPIO_PIO410_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 0) /* PIO4_10 */ +#define SCT0_IN0_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN1_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN2_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN3_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN4_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN5_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN6_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define USB1_OVERCURRENTN_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 3) /* PIO4_10 */ +#define USB1_UP_LED_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 4) /* PIO4_10 */ +#define ENET_ENET_RXD0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 1) /* PIO4_11 */ +#define FC2_CTS_SDA_SSEL0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 2) /* PIO4_11 */ +#define GPIO_PIO411_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 0) /* PIO4_11 */ +#define SCT0_IN0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN1_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN2_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN3_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN4_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN5_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN6_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define USB0_IDVALUE_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 3) /* PIO4_11 */ +#define ENET_ENET_RXD1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 1) /* PIO4_12 */ +#define FC2_RTS_SCL_SSEL1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 2) /* PIO4_12 */ +#define GPIO_PIO412_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 0) /* PIO4_12 */ +#define SCT0_IN0_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN2_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN3_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN4_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN5_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN6_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define CTIMER4_MATCH0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 2) /* PIO4_13 */ +#define ENET_TX_EN_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 1) /* PIO4_13 */ +#define GPIO_PIO413_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 0) /* PIO4_13 */ +#define SCT0_IN0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN1_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN2_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN3_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN4_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN5_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN6_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define CTIMER4_MATCH1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 2) /* PIO4_14 */ +#define ENET_RX_CLK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 1) /* PIO4_14 */ +#define FC9_SCK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 3) /* PIO4_14 */ +#define GPIO_PIO414_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 0) /* PIO4_14 */ +#define SCT0_IN0_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN2_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN3_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN4_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN5_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN6_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define CTIMER4_MATCH2_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 2) /* PIO4_15 */ +#define ENET_MDC_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 1) /* PIO4_15 */ +#define FC9_RXD_SDA_MOSI_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 3) /* PIO4_15 */ +#define GPIO_PIO415_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 0) /* PIO4_15 */ +#define CTIMER4_MATCH3_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 2) /* PIO4_16 */ +#define ENET_MDIO_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 1) /* PIO4_16 */ +#define FC9_TXD_SCL_MISO_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 3) /* PIO4_16 */ +#define GPIO_PIO416_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 0) /* PIO4_16 */ + +#endif diff --git a/dts/nxp/lpc/LPC54S005JBD100-pinctrl.h b/dts/nxp/lpc/LPC54S005JBD100-pinctrl.h new file mode 100644 index 000000000..27be54363 --- /dev/null +++ b/dts/nxp/lpc/LPC54S005JBD100-pinctrl.h @@ -0,0 +1,3116 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54S005JBD100/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54S005JBD100_ +#define _ZEPHYR_DTS_BINDING_LPC54S005JBD100_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG22_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG23_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG24_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG25_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG26_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG27_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMIC0_CLK0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define SCT0_IN0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define ADC0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define ADC0_TRIG2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define CTIMER0_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define DMA0_TRIG0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG10_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG11_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG12_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG13_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG14_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG15_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG16_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG17_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG18_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG19_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG20_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG21_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG22_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG23_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG24_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG25_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG26_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define 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000000000..7ff9a897d --- /dev/null +++ b/dts/nxp/lpc/LPC54S005JET100-pinctrl.h @@ -0,0 +1,3116 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54S005JET100/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54S005JET100_ +#define _ZEPHYR_DTS_BINDING_LPC54S005JET100_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ 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PIO1_31 */ +#define DMA0_TRIG17_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG18_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG19_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG20_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG21_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG22_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG23_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG24_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG25_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG26_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG27_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG28_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG29_PIO1_31 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+#define PINT_PINT1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT4_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT5_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define SCT0_OUT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 4) /* PIO1_31 */ + +#endif diff --git a/dts/nxp/lpc/LPC54S016JBD100-pinctrl.h b/dts/nxp/lpc/LPC54S016JBD100-pinctrl.h new file mode 100644 index 000000000..9f26c564b --- /dev/null +++ b/dts/nxp/lpc/LPC54S016JBD100-pinctrl.h @@ -0,0 +1,3143 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54S016JBD100/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54S016JBD100_ +#define _ZEPHYR_DTS_BINDING_LPC54S016JBD100_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CAN1_RD_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG22_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG23_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG24_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG25_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG26_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG27_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMIC0_CLK0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define 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IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define FC10_RTS_SCL_SSEL1_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 6) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define FC10_SSEL2_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 6) /* PIO2_23 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define FC10_SSEL3_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 6) /* PIO2_24 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define SD_BACKEND_PWR_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 2) /* PIO3_21 */ +#define UTICK0_CAPTURE2_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 4) /* PIO3_21 */ +#define ADC0_CH10_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC9_TXD_SCL_MISO_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 1) /* PIO3_22 */ +#define GPIO_PIO322_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC2_CTS_SDA_SSEL0_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 1) /* PIO3_23 */ +#define GPIO_PIO323_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 0) /* PIO3_23 */ +#define UTICK0_CAPTURE3_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 3) /* PIO3_23 */ +#define CTIMER4_CAPTURE0_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 2) /* PIO3_24 */ +#define FC2_RTS_SCL_SSEL1_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 1) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 0) /* PIO3_24 */ +#define USB0_VBUS_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 3) /* PIO3_24 */ +#define CTIMER4_CAPTURE2_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 2) /* PIO3_25 */ +#define EMC_EMC_A14_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 6) /* PIO3_25 */ +#define FC4_SCK_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 3) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 0) /* PIO3_25 */ +#define EMC_EMC_A15_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 6) /* PIO3_26 */ +#define FC4_RXD_SDA_MOSI_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 3) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 0) /* PIO3_26 */ +#define SCT0_OUT0_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 2) /* PIO3_26 */ +#define EMC_EMC_A16_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 6) /* PIO3_27 */ +#define FC4_TXD_SCL_MISO_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 3) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 0) /* PIO3_27 */ +#define SCT0_OUT1_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 2) /* PIO3_27 */ +#define EMC_EMC_A17_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 6) /* PIO3_28 */ +#define FC4_CTS_SDA_SSEL0_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 3) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 0) /* PIO3_28 */ +#define SCT0_OUT2_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 2) /* PIO3_28 */ +#define EMC_EMC_A18_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 6) /* PIO3_29 */ +#define FC4_RTS_SCL_SSEL1_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 3) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 0) /* PIO3_29 */ +#define SCT0_OUT3_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 2) /* PIO3_29 */ +#define EMC_EMC_A19_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 6) /* PIO3_30 */ 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SCT0_IN5_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN6_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define CTIMER4_MATCH2_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 2) /* PIO4_15 */ +#define ENET_MDC_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 1) /* PIO4_15 */ +#define FC9_RXD_SDA_MOSI_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 3) /* PIO4_15 */ +#define GPIO_PIO415_PIO4_15 IOCON_MUX(143, IOCON_TYPE_D, 0) /* PIO4_15 */ +#define CTIMER4_MATCH3_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 2) /* PIO4_16 */ +#define ENET_MDIO_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 1) /* PIO4_16 */ +#define FC9_TXD_SCL_MISO_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 3) /* PIO4_16 */ +#define GPIO_PIO416_PIO4_16 IOCON_MUX(144, IOCON_TYPE_D, 0) /* PIO4_16 */ +#define CAN1_TD_PIO4_17 IOCON_MUX(145, IOCON_TYPE_D, 2) /* PIO4_17 */ +#define CTIMER1_CAPTURE2_PIO4_17 IOCON_MUX(145, IOCON_TYPE_D, 3) /* PIO4_17 */ +#define EMC_EMC_BLS2_PIO4_17 IOCON_MUX(145, IOCON_TYPE_D, 6) /* PIO4_17 */ +#define GPIO_PIO417_PIO4_17 IOCON_MUX(145, IOCON_TYPE_D, 0) /* PIO4_17 */ +#define UTICK0_CAPTURE0_PIO4_17 IOCON_MUX(145, IOCON_TYPE_D, 4) /* PIO4_17 */ +#define CAN1_RD_PIO4_18 IOCON_MUX(146, IOCON_TYPE_D, 2) /* PIO4_18 */ +#define CTIMER1_CAPTURE3_PIO4_18 IOCON_MUX(146, IOCON_TYPE_D, 3) /* PIO4_18 */ +#define EMC_EMC_BLS3_PIO4_18 IOCON_MUX(146, IOCON_TYPE_D, 6) /* PIO4_18 */ +#define GPIO_PIO418_PIO4_18 IOCON_MUX(146, IOCON_TYPE_D, 0) /* PIO4_18 */ +#define UTICK0_CAPTURE1_PIO4_18 IOCON_MUX(146, IOCON_TYPE_D, 4) /* PIO4_18 */ +#define CTIMER4_CAPTURE2_PIO4_19 IOCON_MUX(147, IOCON_TYPE_D, 4) /* PIO4_19 */ +#define EMC_EMC_DQM2_PIO4_19 IOCON_MUX(147, IOCON_TYPE_D, 6) /* PIO4_19 */ +#define ENET_ENET_TXD0_PIO4_19 IOCON_MUX(147, IOCON_TYPE_D, 1) /* PIO4_19 */ +#define FC2_SCK_PIO4_19 IOCON_MUX(147, IOCON_TYPE_D, 3) /* PIO4_19 */ +#define GPIO_PIO419_PIO4_19 IOCON_MUX(147, IOCON_TYPE_D, 0) /* PIO4_19 */ +#define SD_CLK_PIO4_19 IOCON_MUX(147, IOCON_TYPE_D, 2) /* PIO4_19 */ +#define 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ENET_ENET_RXD1_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 1) /* PIO4_24 */ +#define FC7_RTS_SCL_SSEL1_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 3) /* PIO4_24 */ +#define GPIO_PIO424_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 0) /* PIO4_24 */ +#define SD_CARD_INT_N_PIO4_24 IOCON_MUX(152, IOCON_TYPE_D, 2) /* PIO4_24 */ +#define CTIMER1_MATCH2_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 5) /* PIO4_25 */ +#define EMC_EMC_D20_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 6) /* PIO4_25 */ +#define ENET_ENET_RXD2_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 1) /* PIO4_25 */ +#define FC7_CTS_SDA_SSEL0_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 3) /* PIO4_25 */ +#define GPIO_PIO425_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 0) /* PIO4_25 */ +#define SDIF_SD_D0_PIO4_25 IOCON_MUX(153, IOCON_TYPE_D, 2) /* PIO4_25 */ +#define CTIMER1_MATCH3_PIO4_26 IOCON_MUX(154, IOCON_TYPE_D, 5) /* PIO4_26 */ +#define EMC_EMC_D21_PIO4_26 IOCON_MUX(154, IOCON_TYPE_D, 6) /* PIO4_26 */ +#define ENET_ENET_RXD3_PIO4_26 IOCON_MUX(154, IOCON_TYPE_D, 1) /* PIO4_26 */ +#define GPIO_PIO426_PIO4_26 IOCON_MUX(154, IOCON_TYPE_D, 0) /* PIO4_26 */ +#define SDIF_SD_D1_PIO4_26 IOCON_MUX(154, IOCON_TYPE_D, 2) /* PIO4_26 */ +#define UTICK0_CAPTURE2_PIO4_26 IOCON_MUX(154, IOCON_TYPE_D, 4) /* PIO4_26 */ +#define CTIMER1_CAPTURE0_PIO4_27 IOCON_MUX(155, IOCON_TYPE_D, 5) /* PIO4_27 */ +#define EMC_EMC_D22_PIO4_27 IOCON_MUX(155, IOCON_TYPE_D, 6) /* PIO4_27 */ +#define ENET_TX_EN_PIO4_27 IOCON_MUX(155, IOCON_TYPE_D, 1) /* PIO4_27 */ +#define FC1_SCK_PIO4_27 IOCON_MUX(155, IOCON_TYPE_D, 4) /* PIO4_27 */ +#define GPIO_PIO427_PIO4_27 IOCON_MUX(155, IOCON_TYPE_D, 0) /* PIO4_27 */ +#define SDIF_SD_D2_PIO4_27 IOCON_MUX(155, IOCON_TYPE_D, 2) /* PIO4_27 */ +#define CTIMER1_CAPTURE1_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 5) /* PIO4_28 */ +#define EMC_EMC_D23_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 6) /* PIO4_28 */ +#define ENET_TX_ER_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 1) /* PIO4_28 */ +#define FC1_RXD_SDA_MOSI_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 4) /* PIO4_28 */ +#define GPIO_PIO428_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 0) /* PIO4_28 */ +#define SDIF_SD_D3_PIO4_28 IOCON_MUX(156, IOCON_TYPE_D, 2) /* PIO4_28 */ +#define CTIMER1_CAPTURE2_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 5) /* PIO4_29 */ +#define EMC_EMC_D24_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 6) /* PIO4_29 */ +#define ENET_RX_ER_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 1) /* PIO4_29 */ +#define FC1_TXD_SCL_MISO_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 4) /* PIO4_29 */ +#define GPIO_PIO429_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 0) /* PIO4_29 */ +#define SDIF_SD_D4_PIO4_29 IOCON_MUX(157, IOCON_TYPE_D, 2) /* PIO4_29 */ +#define CTIMER1_CAPTURE3_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 5) /* PIO4_30 */ +#define CTIMER3_MATCH0_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 3) /* PIO4_30 */ +#define EMC_EMC_D25_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 6) /* PIO4_30 */ +#define ENET_TX_CLK_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 1) /* PIO4_30 */ +#define FC1_RTS_SCL_SSEL1_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 4) /* PIO4_30 */ +#define GPIO_PIO430_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 0) /* PIO4_30 */ +#define SDIF_SD_D5_PIO4_30 IOCON_MUX(158, IOCON_TYPE_D, 2) /* PIO4_30 */ +#define CTIMER3_MATCH1_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 3) /* PIO4_31 */ +#define EMC_EMC_D26_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 6) /* PIO4_31 */ +#define ENET_RX_CLK_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 1) /* PIO4_31 */ +#define FC4_SCK_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 4) /* PIO4_31 */ +#define GPIO_PIO431_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 0) /* PIO4_31 */ +#define SDIF_SD_D6_PIO4_31 IOCON_MUX(159, IOCON_TYPE_D, 2) /* PIO4_31 */ +#define CTIMER3_MATCH2_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 3) /* PIO5_0 */ +#define EMC_EMC_D27_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 6) /* PIO5_0 */ +#define ENET_RX_DV_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 1) /* PIO5_0 */ +#define FC4_RXD_SDA_MOSI_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 4) /* PIO5_0 */ +#define GPIO_PIO50_PIO5_0 IOCON_MUX(160, IOCON_TYPE_D, 0) /* PIO5_0 */ +#define SDIF_SD_D7_PIO5_0 IOCON_MUX(160, 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+#define EMC_EMC_D30_PIO5_3 IOCON_MUX(163, IOCON_TYPE_D, 6) /* PIO5_3 */ +#define ENET_MDC_PIO5_3 IOCON_MUX(163, IOCON_TYPE_D, 1) /* PIO5_3 */ +#define FC4_RTS_SCL_SSEL1_PIO5_3 IOCON_MUX(163, IOCON_TYPE_D, 4) /* PIO5_3 */ +#define GPIO_PIO53_PIO5_3 IOCON_MUX(163, IOCON_TYPE_D, 0) /* PIO5_3 */ +#define SDIF_SD_VOLT2_PIO5_3 IOCON_MUX(163, IOCON_TYPE_D, 2) /* PIO5_3 */ +#define CTIMER3_CAPTURE2_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 3) /* PIO5_4 */ +#define EMC_EMC_D31_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 6) /* PIO5_4 */ +#define ENET_MDIO_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 1) /* PIO5_4 */ +#define FC4_SSEL2_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 4) /* PIO5_4 */ +#define GPIO_PIO54_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 0) /* PIO5_4 */ +#define SD_BACKEND_PWR_PIO5_4 IOCON_MUX(164, IOCON_TYPE_D, 2) /* PIO5_4 */ +#define CTIMER3_CAPTURE3_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 3) /* PIO5_5 */ +#define DMIC0_CLK1_PIO5_5 IOCON_MUX(165, IOCON_TYPE_D, 2) /* PIO5_5 */ +#define EMC_EMC_A21_PIO5_5 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PIO1_4 */ +#define DMA0_TRIG3_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG4_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG5_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG6_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG7_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG8_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG9_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define EMC_EMC_D11_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 6) /* PIO1_4 */ +#define FC0_SCK_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 1) /* PIO1_4 */ +#define FREQME_GPIO_CLK_A_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 5) /* PIO1_4 */ +#define GPIO_PIO14_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define PINT_PINT0_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define PINT_PINT1_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define PINT_PINT2_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define PINT_PINT3_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define PINT_PINT4_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define PINT_PINT5_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define PINT_PINT6_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define PINT_PINT7_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define SCT0_OUT0_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 4) /* PIO1_4 */ +#define SDIF_SD_D0_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 2) /* PIO1_4 */ +#define ADC0_TRIG1_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define ADC0_TRIG2_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define CTIMER2_MATCH0_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 3) /* PIO1_5 */ +#define DMA0_TRIG0_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA0_TRIG10_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA0_TRIG11_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA0_TRIG12_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* 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PIO1_31 */ +#define DMA0_TRIG16_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG17_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG18_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG19_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG20_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG21_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG22_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG23_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG24_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG25_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG26_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG27_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG28_PIO1_31 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+#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define SD_BACKEND_PWR_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 2) /* PIO3_21 */ +#define UTICK0_CAPTURE2_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 4) /* PIO3_21 */ +#define ADC0_CH10_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC9_TXD_SCL_MISO_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 1) /* PIO3_22 */ +#define GPIO_PIO322_PIO3_22 IOCON_MUX(118, IOCON_TYPE_D, 0) /* PIO3_22 */ +#define FC2_CTS_SDA_SSEL0_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 1) /* PIO3_23 */ +#define GPIO_PIO323_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 0) /* PIO3_23 */ +#define UTICK0_CAPTURE3_PIO3_23 IOCON_MUX(119, IOCON_TYPE_D, 3) /* PIO3_23 */ +#define CTIMER4_CAPTURE0_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 2) /* PIO3_24 */ +#define FC2_RTS_SCL_SSEL1_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 1) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 0) /* PIO3_24 */ +#define USB0_VBUS_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 3) /* PIO3_24 */ +#define CTIMER4_CAPTURE2_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 2) /* PIO3_25 */ +#define EMC_EMC_A14_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 6) /* PIO3_25 */ +#define FC4_SCK_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 3) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 0) /* PIO3_25 */ +#define EMC_EMC_A15_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 6) /* PIO3_26 */ +#define FC4_RXD_SDA_MOSI_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 3) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 0) /* PIO3_26 */ +#define SCT0_OUT0_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 2) /* PIO3_26 */ +#define EMC_EMC_A16_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 6) /* PIO3_27 */ +#define FC4_TXD_SCL_MISO_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 3) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 0) /* PIO3_27 */ +#define SCT0_OUT1_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 2) /* PIO3_27 */ +#define EMC_EMC_A17_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 6) /* PIO3_28 */ +#define FC4_CTS_SDA_SSEL0_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 3) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 0) /* PIO3_28 */ +#define SCT0_OUT2_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 2) /* PIO3_28 */ +#define EMC_EMC_A18_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 6) /* PIO3_29 */ +#define FC4_RTS_SCL_SSEL1_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 3) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 0) /* PIO3_29 */ +#define SCT0_OUT3_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 2) /* PIO3_29 */ +#define EMC_EMC_A19_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 6) /* PIO3_30 */ +#define FC4_SSEL2_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 3) /* PIO3_30 */ +#define FC9_CTS_SDA_SSEL0_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 1) /* PIO3_30 */ +#define GPIO_PIO330_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 0) /* PIO3_30 */ +#define SCT0_OUT4_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 2) /* PIO3_30 */ +#define CTIMER4_MATCH2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 3) /* PIO3_31 */ +#define EMC_EMC_A20_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 6) /* PIO3_31 */ +#define FC9_RTS_SCL_SSEL1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 1) /* PIO3_31 */ +#define GPIO_PIO331_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 0) /* PIO3_31 */ +#define SCT0_IN0_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN1_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN2_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN3_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN4_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN6_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_OUT5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 2) /* PIO3_31 */ +#define CTIMER4_CAPTURE1_PIO4_0 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PIO2_13 */ +#define CTIMER0_MATCH2_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 4) /* PIO2_14 */ +#define FC5_CTS_SDA_SSEL0_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 5) /* PIO2_14 */ +#define GPIO_PIO214_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 0) /* PIO2_14 */ +#define LCD_FP_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 1) /* PIO2_14 */ +#define USB0_FRAME_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 2) /* PIO2_14 */ +#define USB0_PORTPWRN_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 3) /* PIO2_14 */ +#define CTIMER0_MATCH3_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 4) /* PIO2_15 */ +#define FC5_RTS_SCL_SSEL1_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 5) /* PIO2_15 */ +#define GPIO_PIO215_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 0) /* PIO2_15 */ +#define LCD_AC_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 1) /* PIO2_15 */ +#define USB0_LEDN_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 2) /* PIO2_15 */ +#define USB0_OVERCURRENTN_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 3) /* PIO2_15 */ +#define CTIMER1_MATCH3_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 4) /* PIO2_16 */ +#define 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LCD_LCD_VD2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 1) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define LCD_LCD_VD3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 1) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define FC10_RTS_SCL_SSEL1_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 6) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define LCD_LCD_VD4_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 1) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define FC10_SSEL2_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 6) /* PIO2_23 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define LCD_LCD_VD5_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 1) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define FC10_SSEL3_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 6) /* PIO2_24 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define LCD_LCD_VD6_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 1) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define LCD_LCD_VD7_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 1) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define LCD_LCD_VD8_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 1) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define LCD_LCD_VD9_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 1) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define LCD_LCD_VD10_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 1) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define LCD_LCD_VD11_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 1) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define LCD_LCD_VD12_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 1) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define LCD_LCD_VD13_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 1) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define LCD_LCD_VD14_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 1) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define LCD_LCD_VD15_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 1) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define LCD_LCD_VD16_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 1) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define LCD_LCD_VD17_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 1) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define LCD_LCD_VD18_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 1) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define LCD_LCD_VD19_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 1) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define LCD_LCD_VD0_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 2) /* PIO3_6 */ +#define LCD_LCD_VD20_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 1) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define LCD_LCD_VD1_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 2) /* PIO3_7 */ +#define LCD_LCD_VD21_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 1) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define LCD_LCD_VD22_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 1) /* PIO3_8 */ +#define LCD_LCD_VD2_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 2) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define LCD_LCD_VD23_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 1) /* PIO3_9 */ +#define LCD_LCD_VD3_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 2) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ 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CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 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PIO3_31 */ +#define SCT0_IN4_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_IN6_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 5) /* PIO3_31 */ +#define SCT0_OUT5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 2) /* PIO3_31 */ +#define CTIMER4_CAPTURE1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 3) /* PIO4_0 */ +#define EMC_EMC_CS1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 6) /* PIO4_0 */ +#define FC6_CTS_SDA_SSEL0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 2) /* PIO4_0 */ +#define GPIO_PIO40_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 0) /* PIO4_0 */ +#define SCT0_IN0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN2_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN3_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN4_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN5_PIO4_0 IOCON_MUX(128, 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+#define EMC_EMC_CKE3_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 6) /* PIO4_6 */ +#define FC9_RTS_SCL_SSEL1_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 2) /* PIO4_6 */ +#define GPIO_PIO46_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 0) /* PIO4_6 */ +#define SCT0_IN0_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN1_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN2_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN3_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN4_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN5_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN6_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define CTIMER4_CAPTURE3_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 2) /* PIO4_7 */ +#define GPIO_PIO47_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 0) /* PIO4_7 */ +#define SCT0_IN0_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN1_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN2_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN3_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN4_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN5_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN6_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define USB0_FRAME_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 4) /* PIO4_7 */ +#define USB0_PORTPWRN_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 3) /* PIO4_7 */ +#define ENET_ENET_TXD0_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 1) /* PIO4_8 */ +#define FC2_SCK_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 2) /* PIO4_8 */ +#define GPIO_PIO48_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 0) /* PIO4_8 */ +#define SCT0_IN0_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN1_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN2_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN3_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN4_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN5_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN6_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define USB0_LEDN_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 4) /* PIO4_8 */ +#define USB0_OVERCURRENTN_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 3) /* PIO4_8 */ +#define ENET_ENET_TXD1_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 1) /* PIO4_9 */ +#define FC2_RXD_SDA_MOSI_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 2) /* PIO4_9 */ +#define GPIO_PIO49_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 0) /* PIO4_9 */ +#define SCT0_IN0_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN1_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN2_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN3_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN4_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN5_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN6_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define USB1_FRAME_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 4) /* PIO4_9 */ +#define USB1_PORTPWRN_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 3) /* PIO4_9 */ +#define ENET_RX_DV_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 1) /* PIO4_10 */ +#define FC2_TXD_SCL_MISO_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 2) /* PIO4_10 */ +#define GPIO_PIO410_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 0) /* PIO4_10 */ +#define SCT0_IN0_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN1_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN2_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN3_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN4_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN5_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN6_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define USB1_LEDN_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 4) /* PIO4_10 */ +#define USB1_OVERCURRENTN_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 3) /* PIO4_10 */ +#define ENET_ENET_RXD0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 1) /* PIO4_11 */ +#define FC2_CTS_SDA_SSEL0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 2) /* PIO4_11 */ +#define GPIO_PIO411_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 0) /* PIO4_11 */ +#define SCT0_IN0_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN1_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN2_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN3_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN4_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN5_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define SCT0_IN6_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 5) /* PIO4_11 */ +#define USB0_IDVALUE_PIO4_11 IOCON_MUX(139, IOCON_TYPE_D, 3) /* PIO4_11 */ +#define ENET_ENET_RXD1_PIO4_12 IOCON_MUX(140, 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SCT0_IN1_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN2_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN3_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN4_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN5_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN6_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define CTIMER4_MATCH1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 2) /* PIO4_14 */ +#define ENET_RX_CLK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 1) /* PIO4_14 */ +#define FC9_SCK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 3) /* PIO4_14 */ +#define GPIO_PIO414_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 0) /* PIO4_14 */ +#define SCT0_IN0_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN2_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN3_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN4_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN5_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN6_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ + +#endif diff --git a/dts/nxp/lpc/LPC54S018J4MET180-pinctrl.h b/dts/nxp/lpc/LPC54S018J4MET180-pinctrl.h new file mode 100644 index 000000000..5d886143e --- /dev/null +++ b/dts/nxp/lpc/LPC54S018J4MET180-pinctrl.h @@ -0,0 +1,3304 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54S018J4MET180/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54S018J4MET180_ +#define _ZEPHYR_DTS_BINDING_LPC54S018J4MET180_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) 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*/ +#define DMA0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG22_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG23_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG24_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG25_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG26_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG27_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMIC0_CLK0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define 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PIO2_16 */ +#define USB1_PORTPWRN_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 3) /* PIO2_16 */ +#define CTIMER1_CAPTURE1_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 4) /* PIO2_17 */ +#define FC8_RXD_SDA_MOSI_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 5) /* PIO2_17 */ +#define GPIO_PIO217_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 0) /* PIO2_17 */ +#define LCD_CLKIN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 1) /* PIO2_17 */ +#define USB1_LEDN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 2) /* PIO2_17 */ +#define USB1_OVERCURRENTN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 3) /* PIO2_17 */ +#define CTIMER3_MATCH0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 4) /* PIO2_18 */ +#define FC3_RXD_SDA_MOSI_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 2) /* PIO2_18 */ +#define FC7_SCK_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 3) /* PIO2_18 */ +#define GPIO_PIO218_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 0) /* PIO2_18 */ +#define LCD_LCD_VD0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 1) /* PIO2_18 */ +#define CTIMER3_MATCH1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 4) /* PIO2_19 */ +#define FC3_TXD_SCL_MISO_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 2) /* PIO2_19 */ +#define FC7_RXD_SDA_MOSI_DATA_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 3) /* PIO2_19 */ +#define GPIO_PIO219_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 0) /* PIO2_19 */ +#define LCD_LCD_VD1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 1) /* PIO2_19 */ +#define CTIMER3_MATCH2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 4) /* PIO2_20 */ +#define CTIMER4_CAPTURE0_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 5) /* PIO2_20 */ +#define FC3_RTS_SCL_SSEL1_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 2) /* PIO2_20 */ +#define FC7_TXD_SCL_MISO_WS_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 3) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 0) /* PIO2_20 */ +#define LCD_LCD_VD2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 1) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define LCD_LCD_VD3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 1) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define FC10_RTS_SCL_SSEL1_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 6) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define LCD_LCD_VD4_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 1) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define FC10_SSEL2_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 6) /* PIO2_23 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define LCD_LCD_VD5_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 1) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define FC10_SSEL3_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 6) /* PIO2_24 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define LCD_LCD_VD6_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 1) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define LCD_LCD_VD7_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 1) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define LCD_LCD_VD8_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 1) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define LCD_LCD_VD9_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 1) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define LCD_LCD_VD10_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 1) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define LCD_LCD_VD11_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 1) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define LCD_LCD_VD12_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 1) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define LCD_LCD_VD13_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 1) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define LCD_LCD_VD14_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 1) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define LCD_LCD_VD15_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 1) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define LCD_LCD_VD16_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 1) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define LCD_LCD_VD17_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 1) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define LCD_LCD_VD18_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 1) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define LCD_LCD_VD19_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 1) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define LCD_LCD_VD0_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 2) /* PIO3_6 */ +#define LCD_LCD_VD20_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 1) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define LCD_LCD_VD1_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 2) /* PIO3_7 */ +#define LCD_LCD_VD21_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 1) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define LCD_LCD_VD22_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 1) /* PIO3_8 */ +#define LCD_LCD_VD2_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 2) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define LCD_LCD_VD23_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 1) /* PIO3_9 */ +#define LCD_LCD_VD3_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 2) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, 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IOCON_MUX(120, IOCON_TYPE_D, 1) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 0) /* PIO3_24 */ +#define USB0_VBUS_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 3) /* PIO3_24 */ +#define CTIMER4_CAPTURE2_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 2) /* PIO3_25 */ +#define EMC_EMC_A14_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 6) /* PIO3_25 */ +#define FC4_SCK_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 3) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 0) /* PIO3_25 */ +#define EMC_EMC_A15_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 6) /* PIO3_26 */ +#define FC4_RXD_SDA_MOSI_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 3) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 0) /* PIO3_26 */ +#define SCT0_OUT0_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 2) /* PIO3_26 */ +#define EMC_EMC_A16_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 6) /* PIO3_27 */ +#define FC4_TXD_SCL_MISO_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 3) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 0) /* PIO3_27 */ +#define SCT0_OUT1_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 2) /* PIO3_27 */ +#define EMC_EMC_A17_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 6) /* PIO3_28 */ +#define FC4_CTS_SDA_SSEL0_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 3) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 0) /* PIO3_28 */ +#define SCT0_OUT2_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 2) /* PIO3_28 */ +#define EMC_EMC_A18_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 6) /* PIO3_29 */ +#define FC4_RTS_SCL_SSEL1_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 3) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 0) /* PIO3_29 */ +#define SCT0_OUT3_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 2) /* PIO3_29 */ +#define EMC_EMC_A19_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 6) /* PIO3_30 */ +#define FC4_SSEL2_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 3) /* PIO3_30 */ +#define FC9_CTS_SDA_SSEL0_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 1) /* PIO3_30 */ +#define GPIO_PIO330_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 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b/dts/nxp/lpc/LPC54S018JBD208-pinctrl.h new file mode 100644 index 000000000..c9e111674 --- /dev/null +++ b/dts/nxp/lpc/LPC54S018JBD208-pinctrl.h @@ -0,0 +1,3801 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54S018JBD208/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54S018JBD208_ +#define _ZEPHYR_DTS_BINDING_LPC54S018JBD208_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CAN1_RD_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ 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PIO1_31 */ +#define DMA0_TRIG16_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG17_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG18_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG19_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG20_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG21_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG22_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG23_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG24_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG25_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG26_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG27_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG28_PIO1_31 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FC3_RTS_SCL_SSEL1_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 2) /* PIO2_20 */ +#define FC7_TXD_SCL_MISO_WS_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 3) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 0) /* PIO2_20 */ +#define LCD_LCD_VD2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 1) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define LCD_LCD_VD3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 1) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define FC10_RTS_SCL_SSEL1_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 6) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define LCD_LCD_VD4_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 1) /* PIO2_22 */ +#define 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FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define LCD_LCD_VD11_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 1) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define LCD_LCD_VD12_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 1) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define LCD_LCD_VD13_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 1) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define LCD_LCD_VD14_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 1) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, 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+#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define LCD_LCD_VD19_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 1) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define LCD_LCD_VD0_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 2) /* PIO3_6 */ +#define LCD_LCD_VD20_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 1) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define LCD_LCD_VD1_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 2) /* PIO3_7 */ +#define LCD_LCD_VD21_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 1) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 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PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define 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SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 2) /* PIO3_20 */ +#define ADC0_CH9_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define CTIMER4_MATCH3_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 3) /* PIO3_21 */ +#define FC9_RXD_SDA_MOSI_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 1) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 0) /* PIO3_21 */ +#define SD_BACKEND_PWR_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 2) /* PIO3_21 */ +#define UTICK0_CAPTURE2_PIO3_21 IOCON_MUX(117, IOCON_TYPE_D, 4) /* PIO3_21 */ +#define ADC0_CH10_PIO3_22 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PIO4_9 */ +#define SCT0_IN3_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN4_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN5_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define SCT0_IN6_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 5) /* PIO4_9 */ +#define USB1_FRAME_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 4) /* PIO4_9 */ +#define USB1_PORTPWRN_PIO4_9 IOCON_MUX(137, IOCON_TYPE_D, 3) /* PIO4_9 */ +#define ENET_RX_DV_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 1) /* PIO4_10 */ +#define FC2_TXD_SCL_MISO_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 2) /* PIO4_10 */ +#define GPIO_PIO410_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 0) /* PIO4_10 */ +#define SCT0_IN0_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN1_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN2_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN3_PIO4_10 IOCON_MUX(138, IOCON_TYPE_D, 5) /* PIO4_10 */ +#define SCT0_IN4_PIO4_10 IOCON_MUX(138, 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IOCON_MUX(165, IOCON_TYPE_D, 5) /* PIO5_5 */ +#define DMIC0_DATA1_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 2) /* PIO5_6 */ +#define EMC_EMC_A22_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 6) /* PIO5_6 */ +#define FC5_SCK_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 3) /* PIO5_6 */ +#define GPIO_PIO56_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 0) /* PIO5_6 */ +#define SCT0_IN0_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN1_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN2_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN3_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN4_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN5_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_IN6_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 1) /* PIO5_6 */ +#define SCT0_OUT5_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 4) /* PIO5_6 */ +#define SWD_TRACEDATA0_PIO5_6 IOCON_MUX(166, IOCON_TYPE_D, 5) /* PIO5_6 */ +#define EMC_EMC_A23_PIO5_7 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IOCON_MUX(168, IOCON_TYPE_D, 6) /* PIO5_8 */ +#define FC5_TXD_SCL_MISO_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 3) /* PIO5_8 */ +#define GPIO_PIO58_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 0) /* PIO5_8 */ +#define SCT0_IN0_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN1_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN2_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN3_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN4_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN5_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_IN6_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 1) /* PIO5_8 */ +#define SCT0_OUT7_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 4) /* PIO5_8 */ +#define SWD_TRACEDATA2_PIO5_8 IOCON_MUX(168, IOCON_TYPE_D, 5) /* PIO5_8 */ +#define DMIC0_DATA0_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 2) /* PIO5_9 */ +#define EMC_EMC_A25_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 6) /* PIO5_9 */ +#define FC5_CTS_SDA_SSEL0_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 3) /* PIO5_9 */ +#define GPIO_PIO59_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 0) /* PIO5_9 */ +#define SCT0_IN0_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN1_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN2_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN3_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN4_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN5_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_IN6_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 1) /* PIO5_9 */ +#define SCT0_OUT8_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 4) /* PIO5_9 */ +#define SWD_TRACEDATA3_PIO5_9 IOCON_MUX(169, IOCON_TYPE_D, 5) /* PIO5_9 */ +#define FC5_RTS_SCL_SSEL1_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 3) /* PIO5_10 */ +#define GPIO_PIO510_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 0) /* PIO5_10 */ +#define SCT0_IN0_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN1_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN2_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN3_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN4_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN5_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_IN6_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 1) /* PIO5_10 */ +#define SCT0_OUT9_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 4) /* PIO5_10 */ +#define UTICK0_CAPTURE3_PIO5_10 IOCON_MUX(170, IOCON_TYPE_D, 5) /* PIO5_10 */ + +#endif diff --git a/dts/nxp/lpc/LPC54S018JET180-pinctrl.h b/dts/nxp/lpc/LPC54S018JET180-pinctrl.h new file mode 100644 index 000000000..93eac6283 --- /dev/null +++ b/dts/nxp/lpc/LPC54S018JET180-pinctrl.h @@ -0,0 +1,3606 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC54S018JET180/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC54S018JET180_ +#define _ZEPHYR_DTS_BINDING_LPC54S018JET180_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define CAN1_RD_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 1) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 3) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG22_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG23_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG24_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG25_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG26_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG27_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define DMIC0_CLK0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 5) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define PINT_PINT7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 0) /* PIO0_0 */ +#define SCT0_IN0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define SCT0_IN6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_D, 4) /* PIO0_0 */ +#define ADC0_TRIG1_PIO0_1 IOCON_MUX(1, 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IOCON_MUX(66, IOCON_TYPE_D, 2) /* PIO2_2 */ +#define GPIO_PIO22_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 0) /* PIO2_2 */ +#define SCT0_OUT6_PIO2_2 IOCON_MUX(66, IOCON_TYPE_D, 3) /* PIO2_2 */ +#define CTIMER2_MATCH0_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 4) /* PIO2_3 */ +#define ENET_ENET_TXD2_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 1) /* PIO2_3 */ +#define FC1_RXD_SDA_MOSI_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 3) /* PIO2_3 */ +#define GPIO_PIO23_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 0) /* PIO2_3 */ +#define SD_CLK_PIO2_3 IOCON_MUX(67, IOCON_TYPE_D, 2) /* PIO2_3 */ +#define CTIMER2_MATCH1_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 4) /* PIO2_4 */ +#define ENET_ENET_TXD3_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 1) /* PIO2_4 */ +#define FC1_TXD_SCL_MISO_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 3) /* PIO2_4 */ +#define GPIO_PIO24_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 0) /* PIO2_4 */ +#define SD_CMD_PIO2_4 IOCON_MUX(68, IOCON_TYPE_D, 2) /* PIO2_4 */ +#define CTIMER1_MATCH2_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 4) /* PIO2_5 */ +#define ENET_TX_ER_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 1) /* PIO2_5 */ +#define FC1_CTS_SDA_SSEL0_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 3) /* PIO2_5 */ +#define GPIO_PIO25_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 0) /* PIO2_5 */ +#define SD_POW_EN_PIO2_5 IOCON_MUX(69, IOCON_TYPE_D, 2) /* PIO2_5 */ +#define CTIMER0_CAPTURE0_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 4) /* PIO2_6 */ +#define ENET_TX_CLK_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 1) /* PIO2_6 */ +#define FC1_RTS_SCL_SSEL1_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 3) /* PIO2_6 */ +#define GPIO_PIO26_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 0) /* PIO2_6 */ +#define SDIF_SD_D0_PIO2_6 IOCON_MUX(70, IOCON_TYPE_D, 2) /* PIO2_6 */ +#define CTIMER0_CAPTURE1_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 4) /* PIO2_7 */ +#define ENET_COL_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 1) /* PIO2_7 */ +#define FREQME_GPIO_CLK_B_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 3) /* PIO2_7 */ +#define GPIO_PIO27_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 0) /* PIO2_7 */ +#define SDIF_SD_D1_PIO2_7 IOCON_MUX(71, IOCON_TYPE_D, 2) /* PIO2_7 */ +#define CTIMER0_MATCH0_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 4) /* PIO2_8 */ +#define ENET_ENET_RXD2_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 1) /* PIO2_8 */ +#define GPIO_PIO28_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 0) /* PIO2_8 */ +#define SDIF_SD_D2_PIO2_8 IOCON_MUX(72, IOCON_TYPE_D, 2) /* PIO2_8 */ +#define CTIMER0_MATCH1_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 4) /* PIO2_9 */ +#define ENET_ENET_RXD3_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 1) /* PIO2_9 */ +#define GPIO_PIO29_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 0) /* PIO2_9 */ +#define SDIF_SD_D3_PIO2_9 IOCON_MUX(73, IOCON_TYPE_D, 2) /* PIO2_9 */ +#define ENET_RX_ER_PIO2_10 IOCON_MUX(74, IOCON_TYPE_D, 1) /* PIO2_10 */ +#define GPIO_PIO210_PIO2_10 IOCON_MUX(74, IOCON_TYPE_D, 0) /* PIO2_10 */ +#define SD_CARD_DET_N_PIO2_10 IOCON_MUX(74, IOCON_TYPE_D, 2) /* PIO2_10 */ +#define FC5_SCK_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 5) /* PIO2_11 */ +#define GPIO_PIO211_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 0) /* PIO2_11 */ +#define LCD_PWR_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 1) /* PIO2_11 */ +#define SDIF_SD_VOLT0_PIO2_11 IOCON_MUX(75, IOCON_TYPE_D, 2) /* PIO2_11 */ +#define FC5_RXD_SDA_MOSI_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 5) /* PIO2_12 */ +#define GPIO_PIO212_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 0) /* PIO2_12 */ +#define LCD_LE_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 1) /* PIO2_12 */ +#define SDIF_SD_VOLT1_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 2) /* PIO2_12 */ +#define USB0_IDVALUE_PIO2_12 IOCON_MUX(76, IOCON_TYPE_D, 3) /* PIO2_12 */ +#define FC5_TXD_SCL_MISO_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 5) /* PIO2_13 */ +#define GPIO_PIO213_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 0) /* PIO2_13 */ +#define LCD_DCLK_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 1) /* PIO2_13 */ +#define SDIF_SD_VOLT2_PIO2_13 IOCON_MUX(77, IOCON_TYPE_D, 2) /* PIO2_13 */ +#define CTIMER0_MATCH2_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 4) /* PIO2_14 */ +#define FC5_CTS_SDA_SSEL0_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 5) /* PIO2_14 */ +#define GPIO_PIO214_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 0) /* PIO2_14 */ +#define LCD_FP_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 1) /* PIO2_14 */ +#define USB0_FRAME_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 2) /* PIO2_14 */ +#define USB0_PORTPWRN_PIO2_14 IOCON_MUX(78, IOCON_TYPE_D, 3) /* PIO2_14 */ +#define CTIMER0_MATCH3_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 4) /* PIO2_15 */ +#define FC5_RTS_SCL_SSEL1_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 5) /* PIO2_15 */ +#define GPIO_PIO215_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 0) /* PIO2_15 */ +#define LCD_AC_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 1) /* PIO2_15 */ +#define USB0_LEDN_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 2) /* PIO2_15 */ +#define USB0_OVERCURRENTN_PIO2_15 IOCON_MUX(79, IOCON_TYPE_D, 3) /* PIO2_15 */ +#define CTIMER1_MATCH3_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 4) /* PIO2_16 */ +#define FC8_SCK_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 5) /* PIO2_16 */ +#define GPIO_PIO216_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 0) /* PIO2_16 */ +#define LCD_LP_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 1) /* PIO2_16 */ +#define USB1_FRAME_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 2) /* PIO2_16 */ +#define USB1_PORTPWRN_PIO2_16 IOCON_MUX(80, IOCON_TYPE_D, 3) /* PIO2_16 */ +#define CTIMER1_CAPTURE1_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 4) /* PIO2_17 */ +#define FC8_RXD_SDA_MOSI_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 5) /* PIO2_17 */ +#define GPIO_PIO217_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 0) /* PIO2_17 */ +#define LCD_CLKIN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 1) /* PIO2_17 */ +#define USB1_LEDN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 2) /* PIO2_17 */ +#define USB1_OVERCURRENTN_PIO2_17 IOCON_MUX(81, IOCON_TYPE_D, 3) /* PIO2_17 */ +#define CTIMER3_MATCH0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 4) /* PIO2_18 */ +#define FC3_RXD_SDA_MOSI_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 2) /* PIO2_18 */ +#define FC7_SCK_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 3) /* PIO2_18 */ +#define GPIO_PIO218_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 0) /* PIO2_18 */ +#define LCD_LCD_VD0_PIO2_18 IOCON_MUX(82, IOCON_TYPE_D, 1) /* PIO2_18 */ +#define CTIMER3_MATCH1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 4) /* PIO2_19 */ +#define FC3_TXD_SCL_MISO_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 2) /* PIO2_19 */ +#define FC7_RXD_SDA_MOSI_DATA_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 3) /* PIO2_19 */ +#define GPIO_PIO219_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 0) /* PIO2_19 */ +#define LCD_LCD_VD1_PIO2_19 IOCON_MUX(83, IOCON_TYPE_D, 1) /* PIO2_19 */ +#define CTIMER3_MATCH2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 4) /* PIO2_20 */ +#define CTIMER4_CAPTURE0_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 5) /* PIO2_20 */ +#define FC3_RTS_SCL_SSEL1_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 2) /* PIO2_20 */ +#define FC7_TXD_SCL_MISO_WS_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 3) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 0) /* PIO2_20 */ +#define LCD_LCD_VD2_PIO2_20 IOCON_MUX(84, IOCON_TYPE_D, 1) /* PIO2_20 */ +#define CTIMER3_MATCH3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 4) /* PIO2_21 */ +#define FC3_CTS_SDA_SSEL0_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 2) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 0) /* PIO2_21 */ +#define LCD_LCD_VD3_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 1) /* PIO2_21 */ +#define MCLK_PIO2_21 IOCON_MUX(85, IOCON_TYPE_D, 3) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 4) /* PIO2_22 */ +#define FC10_RTS_SCL_SSEL1_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 6) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 0) /* PIO2_22 */ +#define LCD_LCD_VD4_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 1) /* PIO2_22 */ +#define SCT0_OUT7_PIO2_22 IOCON_MUX(86, IOCON_TYPE_D, 2) /* PIO2_22 */ +#define FC10_SSEL2_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 6) /* PIO2_23 */ +#define GPIO_PIO223_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 0) /* PIO2_23 */ +#define LCD_LCD_VD5_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 1) /* PIO2_23 */ +#define SCT0_OUT8_PIO2_23 IOCON_MUX(87, IOCON_TYPE_D, 2) /* PIO2_23 */ +#define FC10_SSEL3_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 6) /* PIO2_24 */ +#define GPIO_PIO224_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 0) /* PIO2_24 */ +#define LCD_LCD_VD6_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 1) /* PIO2_24 */ +#define SCT0_OUT9_PIO2_24 IOCON_MUX(88, IOCON_TYPE_D, 2) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 0) /* PIO2_25 */ +#define LCD_LCD_VD7_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 1) /* PIO2_25 */ +#define USB0_VBUS_PIO2_25 IOCON_MUX(89, IOCON_TYPE_D, 2) /* PIO2_25 */ +#define CTIMER2_CAPTURE1_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 4) /* PIO2_26 */ +#define FC3_SCK_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 3) /* PIO2_26 */ +#define GPIO_PIO226_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 0) /* PIO2_26 */ +#define LCD_LCD_VD8_PIO2_26 IOCON_MUX(90, IOCON_TYPE_D, 1) /* PIO2_26 */ +#define FC3_SSEL2_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 3) /* PIO2_27 */ +#define FC9_SCK_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 2) /* PIO2_27 */ +#define GPIO_PIO227_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 0) /* PIO2_27 */ +#define LCD_LCD_VD9_PIO2_27 IOCON_MUX(91, IOCON_TYPE_D, 1) /* PIO2_27 */ +#define CTIMER2_CAPTURE2_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 4) /* PIO2_28 */ +#define FC7_CTS_SDA_SSEL0_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 2) /* PIO2_28 */ +#define GPIO_PIO228_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 0) /* PIO2_28 */ +#define LCD_LCD_VD10_PIO2_28 IOCON_MUX(92, IOCON_TYPE_D, 1) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 5) /* PIO2_29 */ +#define CTIMER2_CAPTURE3_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 4) /* PIO2_29 */ +#define FC7_RTS_SCL_SSEL1_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 2) /* PIO2_29 */ +#define FC8_TXD_SCL_MISO_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 3) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 0) /* PIO2_29 */ +#define LCD_LCD_VD11_PIO2_29 IOCON_MUX(93, IOCON_TYPE_D, 1) /* PIO2_29 */ +#define CTIMER2_MATCH2_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 4) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 0) /* PIO2_30 */ +#define LCD_LCD_VD12_PIO2_30 IOCON_MUX(94, IOCON_TYPE_D, 1) /* PIO2_30 */ +#define GPIO_PIO231_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 0) /* PIO2_31 */ +#define LCD_LCD_VD13_PIO2_31 IOCON_MUX(95, IOCON_TYPE_D, 1) /* PIO2_31 */ +#define CTIMER1_MATCH0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 4) /* PIO3_0 */ +#define DMIC0_CLK0_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 2) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 0) /* PIO3_0 */ +#define LCD_LCD_VD14_PIO3_0 IOCON_MUX(96, IOCON_TYPE_D, 1) /* PIO3_0 */ +#define CTIMER1_MATCH1_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 4) /* PIO3_1 */ +#define DMIC0_DATA0_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 2) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 0) /* PIO3_1 */ +#define LCD_LCD_VD15_PIO3_1 IOCON_MUX(97, IOCON_TYPE_D, 1) /* PIO3_1 */ +#define CTIMER1_MATCH2_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 4) /* PIO3_2 */ +#define FC9_RXD_SDA_MOSI_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 2) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 0) /* PIO3_2 */ +#define LCD_LCD_VD16_PIO3_2 IOCON_MUX(98, IOCON_TYPE_D, 1) /* PIO3_2 */ +#define FC9_TXD_SCL_MISO_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 2) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 0) /* PIO3_3 */ +#define LCD_LCD_VD17_PIO3_3 IOCON_MUX(99, IOCON_TYPE_D, 1) /* PIO3_3 */ +#define CTIMER4_CAPTURE1_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 4) /* PIO3_4 */ +#define FC8_CTS_SDA_SSEL0_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 3) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 0) /* PIO3_4 */ +#define LCD_LCD_VD18_PIO3_4 IOCON_MUX(100, IOCON_TYPE_D, 1) /* PIO3_4 */ +#define CTIMER4_MATCH1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 4) /* PIO3_5 */ +#define FC8_RTS_SCL_SSEL1_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 3) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 0) /* PIO3_5 */ +#define LCD_LCD_VD19_PIO3_5 IOCON_MUX(101, IOCON_TYPE_D, 1) /* PIO3_5 */ +#define CTIMER4_MATCH2_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 4) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 0) /* PIO3_6 */ +#define LCD_LCD_VD0_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 2) /* PIO3_6 */ +#define LCD_LCD_VD20_PIO3_6 IOCON_MUX(102, IOCON_TYPE_D, 1) /* PIO3_6 */ +#define CTIMER4_CAPTURE2_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 4) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 0) /* PIO3_7 */ +#define LCD_LCD_VD1_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 2) /* PIO3_7 */ +#define LCD_LCD_VD21_PIO3_7 IOCON_MUX(103, IOCON_TYPE_D, 1) /* PIO3_7 */ +#define CTIMER4_CAPTURE3_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 0) /* PIO3_8 */ +#define LCD_LCD_VD22_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 1) /* PIO3_8 */ +#define LCD_LCD_VD2_PIO3_8 IOCON_MUX(104, IOCON_TYPE_D, 2) /* PIO3_8 */ +#define CTIMER0_CAPTURE2_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 0) /* PIO3_9 */ +#define LCD_LCD_VD23_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 1) /* PIO3_9 */ +#define LCD_LCD_VD3_PIO3_9 IOCON_MUX(105, IOCON_TYPE_D, 2) /* PIO3_9 */ +#define CTIMER3_MATCH0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 3) /* PIO3_10 */ +#define EMC_EMC_DYCS1_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 0) /* PIO3_10 */ +#define SCT0_OUT3_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 1) /* PIO3_10 */ +#define SWD_TRACEDATA0_PIO3_10 IOCON_MUX(106, IOCON_TYPE_D, 7) /* PIO3_10 */ +#define FC0_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 2) /* PIO3_11 */ +#define FC1_SCK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 3) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 0) /* PIO3_11 */ +#define MCLK_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 1) /* PIO3_11 */ +#define SWD_TRACEDATA3_PIO3_11 IOCON_MUX(107, IOCON_TYPE_D, 7) /* PIO3_11 */ +#define CLKOUT_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 5) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 3) /* PIO3_12 */ +#define EMC_EMC_CLK1_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 6) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 0) /* PIO3_12 */ +#define SCT0_OUT8_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 1) /* PIO3_12 */ +#define TRACECLK_PIO3_12 IOCON_MUX(108, IOCON_TYPE_D, 7) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 3) /* PIO3_13 */ +#define EMC_FBCK_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 6) /* PIO3_13 */ +#define FC9_CTS_SDA_SSEL0_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 2) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 0) /* PIO3_13 */ +#define SCT0_OUT9_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 1) /* PIO3_13 */ +#define SWD_TRACEDATA1_PIO3_13 IOCON_MUX(109, IOCON_TYPE_D, 7) /* PIO3_13 */ +#define CTIMER3_MATCH1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 3) /* PIO3_14 */ +#define FC9_RTS_SCL_SSEL1_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 2) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 0) /* PIO3_14 */ +#define SCT0_OUT4_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 1) /* PIO3_14 */ +#define SWD_TRACEDATA2_PIO3_14 IOCON_MUX(110, IOCON_TYPE_D, 7) /* PIO3_14 */ +#define FC8_SCK_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 1) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 0) /* PIO3_15 */ +#define SD_WR_PRT_PIO3_15 IOCON_MUX(111, IOCON_TYPE_D, 2) /* PIO3_15 */ +#define FC8_RXD_SDA_MOSI_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 1) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 0) /* PIO3_16 */ +#define SDIF_SD_D4_PIO3_16 IOCON_MUX(112, IOCON_TYPE_D, 2) /* PIO3_16 */ +#define FC8_TXD_SCL_MISO_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 1) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 0) /* PIO3_17 */ +#define SDIF_SD_D5_PIO3_17 IOCON_MUX(113, IOCON_TYPE_D, 2) /* PIO3_17 */ +#define CAN0_TD_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 4) /* PIO3_18 */ +#define CTIMER4_MATCH0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 3) /* PIO3_18 */ +#define FC8_CTS_SDA_SSEL0_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 1) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 0) /* PIO3_18 */ +#define SCT0_OUT5_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 5) /* PIO3_18 */ +#define SDIF_SD_D6_PIO3_18 IOCON_MUX(114, IOCON_TYPE_D, 2) /* PIO3_18 */ +#define CAN0_RD_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 4) /* PIO3_19 */ +#define CTIMER4_MATCH1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 3) /* PIO3_19 */ +#define FC8_RTS_SCL_SSEL1_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 1) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 0) /* PIO3_19 */ +#define SCT0_OUT6_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 5) /* PIO3_19 */ +#define SDIF_SD_D7_PIO3_19 IOCON_MUX(115, IOCON_TYPE_D, 2) /* PIO3_19 */ +#define CLKOUT_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 3) /* PIO3_20 */ +#define FC9_SCK_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 1) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 0) /* PIO3_20 */ +#define SCT0_OUT7_PIO3_20 IOCON_MUX(116, IOCON_TYPE_D, 5) /* PIO3_20 */ +#define SD_CARD_INT_N_PIO3_20 IOCON_MUX(116, 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IOCON_MUX(120, IOCON_TYPE_D, 2) /* PIO3_24 */ +#define FC2_RTS_SCL_SSEL1_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 1) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 0) /* PIO3_24 */ +#define USB0_VBUS_PIO3_24 IOCON_MUX(120, IOCON_TYPE_D, 3) /* PIO3_24 */ +#define CTIMER4_CAPTURE2_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 2) /* PIO3_25 */ +#define EMC_EMC_A14_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 6) /* PIO3_25 */ +#define FC4_SCK_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 3) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOCON_MUX(121, IOCON_TYPE_D, 0) /* PIO3_25 */ +#define EMC_EMC_A15_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 6) /* PIO3_26 */ +#define FC4_RXD_SDA_MOSI_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 3) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 0) /* PIO3_26 */ +#define SCT0_OUT0_PIO3_26 IOCON_MUX(122, IOCON_TYPE_D, 2) /* PIO3_26 */ +#define EMC_EMC_A16_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 6) /* PIO3_27 */ +#define FC4_TXD_SCL_MISO_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 3) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 0) /* PIO3_27 */ +#define SCT0_OUT1_PIO3_27 IOCON_MUX(123, IOCON_TYPE_D, 2) /* PIO3_27 */ +#define EMC_EMC_A17_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 6) /* PIO3_28 */ +#define FC4_CTS_SDA_SSEL0_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 3) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 0) /* PIO3_28 */ +#define SCT0_OUT2_PIO3_28 IOCON_MUX(124, IOCON_TYPE_D, 2) /* PIO3_28 */ +#define EMC_EMC_A18_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 6) /* PIO3_29 */ +#define FC4_RTS_SCL_SSEL1_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 3) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 0) /* PIO3_29 */ +#define SCT0_OUT3_PIO3_29 IOCON_MUX(125, IOCON_TYPE_D, 2) /* PIO3_29 */ +#define EMC_EMC_A19_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 6) /* PIO3_30 */ +#define FC4_SSEL2_PIO3_30 IOCON_MUX(126, IOCON_TYPE_D, 3) /* PIO3_30 */ +#define FC9_CTS_SDA_SSEL0_PIO3_30 IOCON_MUX(126, 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SCT0_OUT5_PIO3_31 IOCON_MUX(127, IOCON_TYPE_D, 2) /* PIO3_31 */ +#define CTIMER4_CAPTURE1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 3) /* PIO4_0 */ +#define EMC_EMC_CS1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 6) /* PIO4_0 */ +#define FC6_CTS_SDA_SSEL0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 2) /* PIO4_0 */ +#define GPIO_PIO40_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 0) /* PIO4_0 */ +#define SCT0_IN0_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN1_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN2_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN3_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN4_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN5_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define SCT0_IN6_PIO4_0 IOCON_MUX(128, IOCON_TYPE_D, 5) /* PIO4_0 */ +#define EMC_EMC_CS2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 6) /* PIO4_1 */ +#define FC6_SCK_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 2) /* PIO4_1 */ +#define GPIO_PIO41_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 0) /* PIO4_1 */ +#define SCT0_IN0_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN1_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN2_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN3_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN4_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN5_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define SCT0_IN6_PIO4_1 IOCON_MUX(129, IOCON_TYPE_D, 5) /* PIO4_1 */ +#define EMC_EMC_CS3_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 6) /* PIO4_2 */ +#define FC6_RXD_SDA_MOSI_DATA_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 2) /* PIO4_2 */ +#define GPIO_PIO42_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 0) /* PIO4_2 */ +#define SCT0_IN0_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN1_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ +#define SCT0_IN2_PIO4_2 IOCON_MUX(130, IOCON_TYPE_D, 5) /* PIO4_2 */ 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PIO4_3 */ +#define SCT0_IN6_PIO4_3 IOCON_MUX(131, IOCON_TYPE_D, 5) /* PIO4_3 */ +#define EMC_EMC_DYCS3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 6) /* PIO4_4 */ +#define FC0_RTS_SCL_SSEL1_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 3) /* PIO4_4 */ +#define FC4_SSEL3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 2) /* PIO4_4 */ +#define GPIO_PIO44_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 0) /* PIO4_4 */ +#define SCT0_IN0_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN1_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN2_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN3_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN4_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN5_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define SCT0_IN6_PIO4_4 IOCON_MUX(132, IOCON_TYPE_D, 5) /* PIO4_4 */ +#define CTIMER4_MATCH3_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 4) /* PIO4_5 */ +#define EMC_EMC_CKE2_PIO4_5 IOCON_MUX(133, IOCON_TYPE_D, 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IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN1_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN2_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN3_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN4_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN5_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define SCT0_IN6_PIO4_6 IOCON_MUX(134, IOCON_TYPE_D, 5) /* PIO4_6 */ +#define CTIMER4_CAPTURE3_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 2) /* PIO4_7 */ +#define GPIO_PIO47_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 0) /* PIO4_7 */ +#define SCT0_IN0_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN1_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN2_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN3_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN4_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN5_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define SCT0_IN6_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 5) /* PIO4_7 */ +#define USB0_FRAME_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 4) /* PIO4_7 */ +#define USB0_PORTPWRN_PIO4_7 IOCON_MUX(135, IOCON_TYPE_D, 3) /* PIO4_7 */ +#define ENET_ENET_TXD0_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 1) /* PIO4_8 */ +#define FC2_SCK_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 2) /* PIO4_8 */ +#define GPIO_PIO48_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 0) /* PIO4_8 */ +#define SCT0_IN0_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN1_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN2_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN3_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN4_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN5_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define SCT0_IN6_PIO4_8 IOCON_MUX(136, IOCON_TYPE_D, 5) /* PIO4_8 */ +#define USB0_LEDN_PIO4_8 IOCON_MUX(136, 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SCT0_IN1_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN2_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN3_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN4_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN5_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define SCT0_IN6_PIO4_12 IOCON_MUX(140, IOCON_TYPE_D, 5) /* PIO4_12 */ +#define CTIMER4_MATCH0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 2) /* PIO4_13 */ +#define ENET_TX_EN_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 1) /* PIO4_13 */ +#define GPIO_PIO413_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 0) /* PIO4_13 */ +#define SCT0_IN0_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN1_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN2_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN3_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN4_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN5_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define SCT0_IN6_PIO4_13 IOCON_MUX(141, IOCON_TYPE_D, 5) /* PIO4_13 */ +#define CTIMER4_MATCH1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 2) /* PIO4_14 */ +#define ENET_RX_CLK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 1) /* PIO4_14 */ +#define FC9_SCK_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 3) /* PIO4_14 */ +#define GPIO_PIO414_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 0) /* PIO4_14 */ +#define SCT0_IN0_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN1_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN2_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN3_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN4_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN5_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define SCT0_IN6_PIO4_14 IOCON_MUX(142, IOCON_TYPE_D, 5) /* PIO4_14 */ +#define CTIMER4_MATCH2_PIO4_15 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_ZEPHYR_DTS_BINDING_LPC5502JBD64_ +#define _ZEPHYR_DTS_BINDING_LPC5502JBD64_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG013_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG014_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG015_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG016_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG017_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* 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LPC5502JHI48/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC5502JHI48_ +#define _ZEPHYR_DTS_BINDING_LPC5502JHI48_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_CAPTURE0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER0_CAPTURE1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER0_CAPTURE2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER0_CAPTURE3_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER1_CAPTURE0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER1_CAPTURE1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER1_CAPTURE2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER1_CAPTURE3_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 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PIO0_2 */ +#define DMA0_TRIG02_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG03_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG04_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG05_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG06_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG07_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG08_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG09_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA1_TRIG10_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA1_TRIG11_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA1_TRIG12_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA1_TRIG13_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA1_TRIG14_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA1_TRIG15_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 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PIO1_3 */ +#define DMA0_TRIG07_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG08_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG09_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG10_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG11_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG12_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG13_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG14_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG15_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG16_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG17_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG18_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG19_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define GPIO_PIO13_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 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/* PIO1_5 */ +#define DMA0_TRIG01_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA0_TRIG020_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA0_TRIG021_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA0_TRIG022_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA0_TRIG02_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA0_TRIG03_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA0_TRIG04_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA0_TRIG05_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA0_TRIG06_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA0_TRIG07_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA0_TRIG08_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA0_TRIG09_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA1_TRIG10_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA1_TRIG11_PIO1_5 IOCON_MUX(37, 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IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG02_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG03_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG04_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG05_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG06_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG07_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG08_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG09_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA1_TRIG10_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA1_TRIG11_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA1_TRIG12_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA1_TRIG13_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA1_TRIG14_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA1_TRIG15_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA1_TRIG16_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA1_TRIG17_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA1_TRIG18_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA1_TRIG19_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define FC4_RXD_SDA_MOSI_DATA_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 5) /* PIO1_21 */ +#define GPIO_PIO121_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define PINT_PINT0_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define PINT_PINT1_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define PINT_PINT2_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define PINT_PINT3_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define PINT_PINT4_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define PINT_PINT5_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define PINT_PINT6_PIO1_21 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+#define SCT0_IN6_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 4) /* PIO0_12 */ +#define SECGPIO_SECPIO012_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 10) /* PIO0_12 */ +#define SECPINT_SECPINT0_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 10) /* PIO0_12 */ +#define SECPINT_SECPINT1_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 10) /* PIO0_12 */ +#define SWDIO_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 6) /* PIO0_12 */ +#define SYSCON_FREQMEB_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 3) /* PIO0_12 */ +#define CTIMER0_CAPTURE0_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER0_CAPTURE1_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER0_CAPTURE2_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER0_CAPTURE3_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER1_CAPTURE0_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER1_CAPTURE1_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER1_CAPTURE2_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER1_CAPTURE3_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER2_CAPTURE0_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER2_CAPTURE1_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER2_CAPTURE2_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER2_CAPTURE3_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER3_CAPTURE0_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER3_CAPTURE1_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER3_CAPTURE2_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER3_CAPTURE3_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER4_CAPTURE0_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER4_CAPTURE1_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER4_CAPTURE2_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER4_CAPTURE3_PIO0_13 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gen_soc_headers.py + * from LPC5506JBD64/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC5506JBD64_ +#define _ZEPHYR_DTS_BINDING_LPC5506JBD64_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG013_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG014_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG015_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) 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*/ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PMC_ACMP_IN1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define SCT0_IN0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define SCT0_IN1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define SCT0_IN2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define SCT0_IN3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define SCT0_IN4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define SCT0_IN5_PIO0_0 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+#define DMA1_TRIG18_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG19_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define GPIO_PIO12_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define HS_SPI_SCK_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 6) /* PIO1_2 */ +#define PINT_PINT0_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT1_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT2_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT3_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT4_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT5_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT6_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT7_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PLU_OUT5_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 9) /* PIO1_2 */ +#define SCT0_IN0_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define 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PIO1_3 */ +#define DMA0_TRIG08_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG09_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG10_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG11_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG12_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG13_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG14_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG15_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG16_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG17_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG18_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG19_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define GPIO_PIO13_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define HS_SPI_MISO_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 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PIO1_29 */ +#define DMA1_TRIG14_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA1_TRIG15_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA1_TRIG16_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA1_TRIG17_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA1_TRIG18_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA1_TRIG19_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define FC7_RXD_SDA_MOSI_DATA_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 1) /* PIO1_29 */ +#define GPIO_PIO129_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define PINT_PINT0_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define PINT_PINT1_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define PINT_PINT2_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define PINT_PINT3_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define PINT_PINT4_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define 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+ * NOTE: File generated by gen_soc_headers.py + * from LPC5506JHI48/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC5506JHI48_ +#define _ZEPHYR_DTS_BINDING_LPC5506JHI48_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_CAPTURE0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER0_CAPTURE1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER0_CAPTURE2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER0_CAPTURE3_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER1_CAPTURE0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER1_CAPTURE1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER1_CAPTURE2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER1_CAPTURE3_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER2_CAPTURE0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER2_CAPTURE1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER2_CAPTURE2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER2_CAPTURE3_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER3_CAPTURE0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER3_CAPTURE1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER3_CAPTURE2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER3_CAPTURE3_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER4_CAPTURE0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER4_CAPTURE1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER4_CAPTURE2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER4_CAPTURE3_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define 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PIO0_1 */ +#define CTIMER0_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER0_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER0_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER1_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER1_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER1_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER1_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER4_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER4_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER4_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER4_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define DMA0_TRIG00_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG010_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG011_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG012_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG013_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG014_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG015_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG016_PIO0_1 IOCON_MUX(1, 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/* PIO0_1 */ +#define DMA0_TRIG019_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG01_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG020_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG021_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG022_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG02_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG03_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG04_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG05_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG06_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG07_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG08_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG09_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG10_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG11_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG12_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG13_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG14_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG15_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG16_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG17_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG18_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG19_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define FC3_CTS_SDA_SSEL0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 2) /* PIO0_1 */ +#define GPIO_PIO01_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* 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PIO0_13 */ +#define DMA1_TRIG19_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 0) /* PIO0_13 */ +#define FC1_CTS_SDA_SSEL0_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 1) /* PIO0_13 */ +#define FC1_RXD_SDA_MOSI_DATA_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 5) /* PIO0_13 */ +#define GPIO_PIO013_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 0) /* PIO0_13 */ +#define PINT_PINT0_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 0) /* PIO0_13 */ +#define PINT_PINT1_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 0) /* PIO0_13 */ +#define PINT_PINT2_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 0) /* PIO0_13 */ +#define PINT_PINT3_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 0) /* PIO0_13 */ +#define PINT_PINT4_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 0) /* PIO0_13 */ +#define PINT_PINT5_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 0) /* PIO0_13 */ +#define PINT_PINT6_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 0) /* PIO0_13 */ +#define PINT_PINT7_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 0) /* PIO0_13 */ +#define PLU_INPUT0_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 9) /* PIO0_13 */ +#define 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LPC5514JEV59/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC5514JEV59_ +#define _ZEPHYR_DTS_BINDING_LPC5514JEV59_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG013_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG014_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG015_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define 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PIO1_1 */ +#define DMA0_TRIG022_PIO1_1 IOCON_MUX(33, IOCON_TYPE_D, 0) /* PIO1_1 */ +#define DMA0_TRIG02_PIO1_1 IOCON_MUX(33, IOCON_TYPE_D, 0) /* PIO1_1 */ +#define DMA0_TRIG03_PIO1_1 IOCON_MUX(33, IOCON_TYPE_D, 0) /* PIO1_1 */ +#define DMA0_TRIG04_PIO1_1 IOCON_MUX(33, IOCON_TYPE_D, 0) /* PIO1_1 */ +#define DMA0_TRIG05_PIO1_1 IOCON_MUX(33, IOCON_TYPE_D, 0) /* PIO1_1 */ +#define DMA0_TRIG06_PIO1_1 IOCON_MUX(33, IOCON_TYPE_D, 0) /* PIO1_1 */ +#define DMA0_TRIG07_PIO1_1 IOCON_MUX(33, IOCON_TYPE_D, 0) /* PIO1_1 */ +#define DMA0_TRIG08_PIO1_1 IOCON_MUX(33, IOCON_TYPE_D, 0) /* PIO1_1 */ +#define DMA0_TRIG09_PIO1_1 IOCON_MUX(33, IOCON_TYPE_D, 0) /* PIO1_1 */ +#define DMA1_TRIG10_PIO1_1 IOCON_MUX(33, IOCON_TYPE_D, 0) /* PIO1_1 */ +#define DMA1_TRIG11_PIO1_1 IOCON_MUX(33, IOCON_TYPE_D, 0) /* PIO1_1 */ +#define DMA1_TRIG12_PIO1_1 IOCON_MUX(33, IOCON_TYPE_D, 0) /* PIO1_1 */ +#define DMA1_TRIG13_PIO1_1 IOCON_MUX(33, IOCON_TYPE_D, 0) /* PIO1_1 */ +#define DMA1_TRIG14_PIO1_1 IOCON_MUX(33, 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PIO1_3 */ +#define DMA0_TRIG04_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG05_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG06_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG07_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG08_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG09_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG10_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG11_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG12_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG13_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG14_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG15_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG16_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG17_PIO1_3 IOCON_MUX(35, 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+#define DMA0_TRIG09_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG10_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG11_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG12_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG13_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG14_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG15_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG16_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG17_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG18_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG19_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define FC7_TXD_SCL_MISO_WS_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 1) /* PIO1_30 */ +#define GPIO_PIO130_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT0_PIO1_30 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from LPC5516JBD64/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC5516JBD64_ +#define _ZEPHYR_DTS_BINDING_LPC5516JBD64_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG013_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG014_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG015_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define 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+#define PINT_PINT4_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT5_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT6_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT7_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PLU_OUT5_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 9) /* PIO1_2 */ +#define SCT0_IN0_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN1_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN2_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN3_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN4_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN5_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN6_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define USB1_PORTPWRN_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 7) /* PIO1_2 */ +#define CAN0_RD_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 1) /* PIO1_3 */ +#define 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PIO1_3 */ +#define DMA0_TRIG022_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG02_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG03_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG04_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG05_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG06_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG07_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG08_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG09_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG10_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG11_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG12_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG13_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG14_PIO1_3 IOCON_MUX(35, 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PIO0_0 */ +#define DMA1_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ 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+#define DMA1_TRIG14_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG15_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG16_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG17_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG18_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG19_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define FC7_TXD_SCL_MISO_WS_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 1) /* PIO1_30 */ +#define GPIO_PIO130_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT0_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT1_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT2_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT3_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT4_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT5_PIO1_30 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b/dts/nxp/lpc/LPC5516JEV98-pinctrl.h new file mode 100644 index 000000000..d250e8adf --- /dev/null +++ b/dts/nxp/lpc/LPC5516JEV98-pinctrl.h @@ -0,0 +1,3700 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC5516JEV98/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC5516JEV98_ +#define _ZEPHYR_DTS_BINDING_LPC5516JEV98_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define 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+#define DMA1_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PMC_ACMP_IN1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define SCT0_IN0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define SCT0_IN1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define SCT0_IN2_PIO0_0 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+#define CTIMER1_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER1_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER1_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER4_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER4_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define 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PIO1_22 */ +#define SCT0_IN2_PIO1_22 IOCON_MUX(54, IOCON_TYPE_D, 4) /* PIO1_22 */ +#define SCT0_IN3_PIO1_22 IOCON_MUX(54, IOCON_TYPE_D, 4) /* PIO1_22 */ +#define SCT0_IN4_PIO1_22 IOCON_MUX(54, IOCON_TYPE_D, 4) /* PIO1_22 */ +#define SCT0_IN5_PIO1_22 IOCON_MUX(54, IOCON_TYPE_D, 4) /* PIO1_22 */ +#define SCT0_IN6_PIO1_22 IOCON_MUX(54, IOCON_TYPE_D, 4) /* PIO1_22 */ +#define DMA0_TRIG00_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG010_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG011_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG012_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG013_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG014_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG015_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG016_PIO1_23 IOCON_MUX(55, IOCON_TYPE_D, 0) /* PIO1_23 */ +#define DMA0_TRIG017_PIO1_23 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PIO1_30 */ +#define DMA1_TRIG13_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG14_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG15_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG16_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG17_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG18_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG19_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define FC7_TXD_SCL_MISO_WS_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 1) /* PIO1_30 */ +#define GPIO_PIO130_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT0_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT1_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT2_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT3_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define 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PINT_PINT4_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT5_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PLU_INPUT0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 7) /* PIO1_31 */ +#define SCT0_OUT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 4) /* PIO1_31 */ + +#endif diff --git a/dts/nxp/lpc/LPC5526JBD100-pinctrl.h b/dts/nxp/lpc/LPC5526JBD100-pinctrl.h new file mode 100644 index 000000000..b5b9a9930 --- /dev/null +++ b/dts/nxp/lpc/LPC5526JBD100-pinctrl.h @@ -0,0 +1,3734 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC5526JBD100/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC5526JBD100_ +#define _ZEPHYR_DTS_BINDING_LPC5526JBD100_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 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+#define DMA1_TRIG15_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG16_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG17_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG18_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG19_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define GPIO_PIO12_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define HS_SPI_SCK_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 6) /* PIO1_2 */ +#define PINT_PINT0_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT1_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT2_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT3_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT4_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT5_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT6_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT7_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PLU_OUT5_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 9) /* PIO1_2 */ +#define SCT0_IN0_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN1_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN2_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN3_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN4_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN5_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN6_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define USB1_PORTPWRN_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 7) /* PIO1_2 */ +#define DMA0_TRIG00_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG010_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG011_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG012_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG013_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG014_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG015_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG016_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG017_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG018_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG019_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG01_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG020_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG021_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG022_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG02_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG03_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG04_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG05_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG06_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG07_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG08_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG09_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG10_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG11_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG12_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG13_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG14_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG15_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG16_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG17_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG18_PIO1_3 IOCON_MUX(35, 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PIO0_0 */ +#define DMA0_TRIG04_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG05_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG06_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG07_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG08_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG09_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 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CTIMER4_CAPTURE3_PIO1_13 IOCON_MUX(45, IOCON_TYPE_D, 3) /* PIO1_13 */ +#define DMA0_TRIG00_PIO1_13 IOCON_MUX(45, IOCON_TYPE_D, 0) /* PIO1_13 */ +#define DMA0_TRIG010_PIO1_13 IOCON_MUX(45, IOCON_TYPE_D, 0) /* PIO1_13 */ +#define DMA0_TRIG011_PIO1_13 IOCON_MUX(45, IOCON_TYPE_D, 0) /* PIO1_13 */ +#define DMA0_TRIG012_PIO1_13 IOCON_MUX(45, IOCON_TYPE_D, 0) /* PIO1_13 */ +#define DMA0_TRIG013_PIO1_13 IOCON_MUX(45, IOCON_TYPE_D, 0) /* PIO1_13 */ +#define DMA0_TRIG014_PIO1_13 IOCON_MUX(45, IOCON_TYPE_D, 0) /* PIO1_13 */ +#define DMA0_TRIG015_PIO1_13 IOCON_MUX(45, IOCON_TYPE_D, 0) /* PIO1_13 */ +#define DMA0_TRIG016_PIO1_13 IOCON_MUX(45, IOCON_TYPE_D, 0) /* PIO1_13 */ +#define DMA0_TRIG017_PIO1_13 IOCON_MUX(45, IOCON_TYPE_D, 0) /* PIO1_13 */ +#define DMA0_TRIG018_PIO1_13 IOCON_MUX(45, IOCON_TYPE_D, 0) /* PIO1_13 */ +#define DMA0_TRIG019_PIO1_13 IOCON_MUX(45, IOCON_TYPE_D, 0) /* PIO1_13 */ +#define DMA0_TRIG01_PIO1_13 IOCON_MUX(45, IOCON_TYPE_D, 0) /* PIO1_13 */ +#define DMA0_TRIG020_PIO1_13 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*/ +#define DMA0_TRIG013_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG014_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG015_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG016_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG017_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG018_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG019_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG01_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG020_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG021_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG022_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG02_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG03_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define 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+#define HS_SPI_MISO_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 6) /* PIO1_3 */ +#define PINT_PINT0_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT1_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT2_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT3_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT4_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT5_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT6_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT7_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PLU_OUT6_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 9) /* PIO1_3 */ +#define SCT0_OUT4_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 4) /* PIO1_3 */ +#define USB0_PORTPWRN_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 7) /* PIO1_3 */ + +#endif diff --git a/dts/nxp/lpc/LPC5528JEV59-pinctrl.h b/dts/nxp/lpc/LPC5528JEV59-pinctrl.h new file mode 100644 index 000000000..29a528286 --- /dev/null +++ b/dts/nxp/lpc/LPC5528JEV59-pinctrl.h @@ -0,0 +1,2285 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC5528JEV59/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC5528JEV59_ +#define _ZEPHYR_DTS_BINDING_LPC5528JEV59_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG013_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG014_PIO0_0 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IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define SCT0_IN4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define SCT0_IN5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define SCT0_IN6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define SD1_CARD_INT_N_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 6) /* PIO0_0 */ +#define SECGPIO_SECPIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 10) /* PIO0_0 */ +#define SECPINT_SECPINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 10) /* PIO0_0 */ +#define SECPINT_SECPINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 10) /* PIO0_0 */ +#define CMP0_OUT_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 7) /* PIO0_1 */ +#define CTIMER0_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER0_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER0_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER0_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER1_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER1_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER1_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER1_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER4_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER4_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER4_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER4_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define DMA0_TRIG00_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG010_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG011_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG012_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG013_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG014_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG015_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG016_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG017_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG018_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG019_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG01_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG020_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG021_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG022_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG02_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG03_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG04_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG05_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG06_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG07_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG08_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG09_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG10_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG11_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG12_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG13_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG14_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG15_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG16_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG17_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG18_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG19_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define FC3_CTS_SDA_SSEL0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 2) /* PIO0_1 */ +#define GPIO_PIO01_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT7_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define SCT0_IN0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SD1_CLK_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 6) /* PIO0_1 */ +#define SECGPIO_SECPIO01_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 10) /* PIO0_1 */ +#define SECPINT_SECPINT0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 10) /* PIO0_1 */ +#define SECPINT_SECPINT1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 10) /* PIO0_1 */ +#define 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+#define PINT_PINT3_PIO0_11 IOCON_MUX(11, IOCON_TYPE_A, 0) /* PIO0_11 */ +#define PINT_PINT4_PIO0_11 IOCON_MUX(11, IOCON_TYPE_A, 0) /* PIO0_11 */ +#define PINT_PINT5_PIO0_11 IOCON_MUX(11, IOCON_TYPE_A, 0) /* PIO0_11 */ +#define PINT_PINT6_PIO0_11 IOCON_MUX(11, IOCON_TYPE_A, 0) /* PIO0_11 */ +#define PINT_PINT7_PIO0_11 IOCON_MUX(11, IOCON_TYPE_A, 0) /* PIO0_11 */ +#define SECGPIO_SECPIO011_PIO0_11 IOCON_MUX(11, IOCON_TYPE_A, 10) /* PIO0_11 */ +#define SECPINT_SECPINT0_PIO0_11 IOCON_MUX(11, IOCON_TYPE_A, 10) /* PIO0_11 */ +#define SECPINT_SECPINT1_PIO0_11 IOCON_MUX(11, IOCON_TYPE_A, 10) /* PIO0_11 */ +#define SWCLK_PIO0_11 IOCON_MUX(11, IOCON_TYPE_A, 6) /* PIO0_11 */ +#define SYSCON_FREQMEA_PIO0_11 IOCON_MUX(11, IOCON_TYPE_A, 3) /* PIO0_11 */ +#define ADC0_CH10_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 0) /* PIO0_12 */ +#define DMA0_TRIG00_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 0) /* PIO0_12 */ +#define DMA0_TRIG010_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 0) /* PIO0_12 */ +#define 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+#define DMA1_TRIG12_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG13_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG14_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG15_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG16_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG17_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG18_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG19_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define GPIO_PIO131_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define MCLK_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 1) /* PIO1_31 */ +#define PINT_PINT0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT3_PIO1_31 IOCON_MUX(63, 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_ZEPHYR_DTS_BINDING_LPC5534JBD100_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, 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+#define DMA0_TRIG049_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG04_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG050_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG051_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG05_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG06_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG07_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG08_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG09_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMIC0_DATA0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 5) /* PIO0_0 */ +#define ENC0_PHASEA_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define ENC0_PHASEB_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define ENC1_PHASEA_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define ENC1_PHASEB_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define EXTTRIG_IN8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ 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PIO1_5 */ +#define DMA0_TRIG011_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG012_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG013_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG014_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG015_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG016_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG017_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG018_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG019_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG01_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG020_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG021_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG022_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG023_PIO1_5 IOCON_MUX(37, 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PIO1_12 */ +#define DMA0_TRIG01_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 0) /* PIO1_12 */ +#define DMA0_TRIG020_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 0) /* PIO1_12 */ +#define DMA0_TRIG021_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 0) /* PIO1_12 */ +#define DMA0_TRIG022_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 0) /* PIO1_12 */ +#define DMA0_TRIG023_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 0) /* PIO1_12 */ +#define DMA0_TRIG024_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 0) /* PIO1_12 */ +#define DMA0_TRIG025_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 0) /* PIO1_12 */ +#define DMA0_TRIG026_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 0) /* PIO1_12 */ +#define DMA0_TRIG027_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 0) /* PIO1_12 */ +#define DMA0_TRIG028_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 0) /* PIO1_12 */ +#define DMA0_TRIG029_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 0) /* PIO1_12 */ +#define DMA0_TRIG02_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 0) /* PIO1_12 */ +#define DMA0_TRIG030_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 0) /* PIO1_12 */ +#define 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PWM0_PWM_FAULT_TRG_CH1_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 13) /* PIO1_12 */ +#define PWM0_PWM_FAULT_TRG_CH2_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 13) /* PIO1_12 */ +#define PWM0_PWM_FAULT_TRG_CH3_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 13) /* PIO1_12 */ +#define PWM1_EXTA0_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 13) /* PIO1_12 */ +#define PWM1_EXTA1_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 13) /* PIO1_12 */ +#define PWM1_EXTA2_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 13) /* PIO1_12 */ +#define PWM1_EXTA3_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 13) /* PIO1_12 */ +#define PWM1_PWM_EXSYNC_TRG_CH0_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 13) /* PIO1_12 */ +#define PWM1_PWM_EXSYNC_TRG_CH1_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 13) /* PIO1_12 */ +#define PWM1_PWM_EXSYNC_TRG_CH2_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 13) /* PIO1_12 */ +#define PWM1_PWM_EXSYNC_TRG_CH3_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 13) /* PIO1_12 */ +#define PWM1_PWM_FAULT_TRG_CH0_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 13) /* PIO1_12 */ +#define PWM1_PWM_FAULT_TRG_CH1_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 13) /* PIO1_12 */ +#define PWM1_PWM_FAULT_TRG_CH2_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 13) /* PIO1_12 */ +#define PWM1_PWM_FAULT_TRG_CH3_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 13) /* PIO1_12 */ +#define USB0_PORTPWRN_PIO1_12 IOCON_MUX(44, IOCON_TYPE_A, 4) /* PIO1_12 */ +#define ACMP0VREF_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define ADC0_TRIG0_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define ADC0_TRIG1_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define ADC0_TRIG2_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define ADC0_TRIG3_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define ADC1_TRIG0_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define ADC1_TRIG1_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define ADC1_TRIG2_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define ADC1_TRIG3_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define AOI0_OUT2_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 12) /* PIO1_13 */ +#define CTIMER0_CAPTURE0_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER0_CAPTURE1_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER0_CAPTURE2_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER0_CAPTURE3_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER1_CAPTURE0_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER1_CAPTURE1_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER1_CAPTURE2_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER1_CAPTURE3_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER2_CAPTURE0_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER2_CAPTURE1_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER2_CAPTURE2_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER2_CAPTURE3_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER3_CAPTURE0_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER3_CAPTURE1_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER3_CAPTURE2_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER3_CAPTURE3_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER4_CAPTURE0_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER4_CAPTURE1_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER4_CAPTURE2_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CTIMER4_CAPTURE3_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define CT_INP6_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 3) /* PIO1_13 */ +#define DMA0_TRIG00_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define DMA0_TRIG010_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define DMA0_TRIG011_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define DMA0_TRIG012_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define DMA0_TRIG013_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define DMA0_TRIG014_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define DMA0_TRIG015_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define DMA0_TRIG016_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define DMA0_TRIG017_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define DMA0_TRIG018_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define DMA0_TRIG019_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define DMA0_TRIG01_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define DMA0_TRIG020_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define DMA0_TRIG021_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define DMA0_TRIG022_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define DMA0_TRIG023_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define DMA0_TRIG024_PIO1_13 IOCON_MUX(45, IOCON_TYPE_A, 0) /* PIO1_13 */ +#define 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*/ +#define ADC1_TRIG3_PIO1_14 IOCON_MUX(46, IOCON_TYPE_A, 0) /* PIO1_14 */ +#define CTIMER1_MATCH2_PIO1_14 IOCON_MUX(46, IOCON_TYPE_A, 3) /* PIO1_14 */ +#define DMA0_TRIG00_PIO1_14 IOCON_MUX(46, IOCON_TYPE_A, 0) /* PIO1_14 */ +#define DMA0_TRIG010_PIO1_14 IOCON_MUX(46, IOCON_TYPE_A, 0) /* PIO1_14 */ +#define DMA0_TRIG011_PIO1_14 IOCON_MUX(46, IOCON_TYPE_A, 0) /* PIO1_14 */ +#define DMA0_TRIG012_PIO1_14 IOCON_MUX(46, IOCON_TYPE_A, 0) /* PIO1_14 */ +#define DMA0_TRIG013_PIO1_14 IOCON_MUX(46, IOCON_TYPE_A, 0) /* PIO1_14 */ +#define DMA0_TRIG014_PIO1_14 IOCON_MUX(46, IOCON_TYPE_A, 0) /* PIO1_14 */ +#define DMA0_TRIG015_PIO1_14 IOCON_MUX(46, IOCON_TYPE_A, 0) /* PIO1_14 */ +#define DMA0_TRIG016_PIO1_14 IOCON_MUX(46, IOCON_TYPE_A, 0) /* PIO1_14 */ +#define DMA0_TRIG017_PIO1_14 IOCON_MUX(46, IOCON_TYPE_A, 0) /* PIO1_14 */ +#define DMA0_TRIG018_PIO1_14 IOCON_MUX(46, IOCON_TYPE_A, 0) /* PIO1_14 */ +#define DMA0_TRIG019_PIO1_14 IOCON_MUX(46, IOCON_TYPE_A, 0) /* PIO1_14 */ +#define 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IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG043_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG044_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG045_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG046_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG047_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG048_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG049_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG04_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG050_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG051_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG05_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG06_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG07_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG08_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG09_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG10_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG11_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG12_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG13_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG14_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG15_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG16_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG17_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG18_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG19_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define ENC0_PHASEA_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define ENC0_PHASEB_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define ENC1_PHASEA_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define ENC1_PHASEB_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define EXTTRIG_IN2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define GPIO_PIO131_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define MCLK_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 1) /* PIO1_31 */ +#define PINT_PINT0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT4_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT5_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PIO1_31_PIO1_31_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PWM0_EXTA0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_EXTA1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_EXTA2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_EXTA3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_PWM_EXSYNC_TRG_CH0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_PWM_EXSYNC_TRG_CH1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_PWM_EXSYNC_TRG_CH2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_PWM_EXSYNC_TRG_CH3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_PWM_FAULT_TRG_CH0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_PWM_FAULT_TRG_CH1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_PWM_FAULT_TRG_CH2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_PWM_FAULT_TRG_CH3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_B2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 11) /* PIO1_31 */ +#define PWM1_EXTA0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_EXTA1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_EXTA2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_EXTA3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_PWM_EXSYNC_TRG_CH0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_PWM_EXSYNC_TRG_CH1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_PWM_EXSYNC_TRG_CH2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_PWM_EXSYNC_TRG_CH3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_PWM_FAULT_TRG_CH0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_PWM_FAULT_TRG_CH1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_PWM_FAULT_TRG_CH2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_PWM_FAULT_TRG_CH3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define SCT0_OUT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 4) /* PIO1_31 */ +#define USB0_VBUS_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 7) /* PIO1_31 */ +#define ADC0_CH9A_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 0) /* PIO2_0 */ +#define AOI0_OUT0_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 12) /* PIO2_0 */ +#define CTIMER0_CAPTURE0_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER0_CAPTURE1_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER0_CAPTURE2_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER0_CAPTURE3_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER1_CAPTURE0_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER1_CAPTURE1_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER1_CAPTURE2_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER1_CAPTURE3_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER2_CAPTURE0_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER2_CAPTURE1_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER2_CAPTURE2_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER2_CAPTURE3_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER3_CAPTURE0_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER3_CAPTURE1_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER3_CAPTURE2_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER3_CAPTURE3_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER4_CAPTURE0_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER4_CAPTURE1_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER4_CAPTURE2_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER4_CAPTURE3_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CT_INP4_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define FC0_RXD_SDA_MOSI_DATA_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 2) /* PIO2_0 */ +#define GPIO_PIO20_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 0) /* PIO2_0 */ +#define I3C0_PUR_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 5) /* PIO2_0 */ +#define AOI0_OUT2_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 12) /* PIO2_1 */ +#define CTIMER1_MATCH0_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 4) /* PIO2_1 */ +#define FC0_TXD_SCL_MISO_WS_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 2) /* PIO2_1 */ +#define GPIO_PIO21_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 0) /* PIO2_1 */ +#define I3C0_SDA_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 5) /* PIO2_1 */ +#define OPAMP2_DP0_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 0) /* PIO2_1 */ + +#endif diff --git a/dts/nxp/lpc/LPC5534JBD64-pinctrl.h b/dts/nxp/lpc/LPC5534JBD64-pinctrl.h new file mode 100644 index 000000000..ac699d582 --- /dev/null +++ b/dts/nxp/lpc/LPC5534JBD64-pinctrl.h @@ -0,0 +1,4538 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC5534JBD64/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC5534JBD64_ +#define _ZEPHYR_DTS_BINDING_LPC5534JBD64_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG013_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG014_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG015_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG016_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG017_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG018_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG019_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG01_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG020_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define 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PIO0_0 */ +#define DMA0_TRIG047_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG048_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG049_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG04_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG050_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG051_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG05_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG06_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG07_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG08_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG09_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* 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PIO1_11 */ +#define PWM0_A0_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 11) /* PIO1_11 */ +#define PWM0_EXTA0_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM0_EXTA1_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM0_EXTA2_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM0_EXTA3_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM0_PWM_EXSYNC_TRG_CH0_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM0_PWM_EXSYNC_TRG_CH1_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM0_PWM_EXSYNC_TRG_CH2_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM0_PWM_EXSYNC_TRG_CH3_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM0_PWM_FAULT_TRG_CH0_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM0_PWM_FAULT_TRG_CH1_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM0_PWM_FAULT_TRG_CH2_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM0_PWM_FAULT_TRG_CH3_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM1_EXTA0_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM1_EXTA1_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM1_EXTA2_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM1_EXTA3_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM1_PWM_EXSYNC_TRG_CH0_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM1_PWM_EXSYNC_TRG_CH1_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM1_PWM_EXSYNC_TRG_CH2_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM1_PWM_EXSYNC_TRG_CH3_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM1_PWM_FAULT_TRG_CH0_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM1_PWM_FAULT_TRG_CH1_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM1_PWM_FAULT_TRG_CH2_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define PWM1_PWM_FAULT_TRG_CH3_PIO1_11 IOCON_MUX(43, IOCON_TYPE_D, 13) /* PIO1_11 */ +#define AOI0_OUT2_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 12) /* PIO2_1 */ +#define CTIMER1_MATCH0_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 4) /* PIO2_1 */ +#define FC0_TXD_SCL_MISO_WS_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 2) /* PIO2_1 */ +#define GPIO_PIO21_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 0) /* PIO2_1 */ +#define I3C0_SDA_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 5) /* PIO2_1 */ +#define OPAMP2_DP0_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 0) /* PIO2_1 */ + +#endif diff --git a/dts/nxp/lpc/LPC5536JBD100-pinctrl.h b/dts/nxp/lpc/LPC5536JBD100-pinctrl.h new file mode 100644 index 000000000..d37828a75 --- /dev/null +++ b/dts/nxp/lpc/LPC5536JBD100-pinctrl.h @@ -0,0 +1,7141 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC5536JBD100/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC5536JBD100_ +#define _ZEPHYR_DTS_BINDING_LPC5536JBD100_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG013_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG014_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG015_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG016_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG017_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG018_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG019_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG01_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG020_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG021_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG022_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG023_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG024_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG025_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG026_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG027_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG028_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG029_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG02_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG030_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG031_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG032_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG033_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG034_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG035_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG036_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG037_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG038_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG039_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG03_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG040_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG041_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG042_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG043_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG044_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG045_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG046_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG047_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG048_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG049_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 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/* PIO0_0 */ +#define DMA1_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMIC0_DATA0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 5) /* PIO0_0 */ +#define ENC0_PHASEA_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define ENC0_PHASEB_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define ENC1_PHASEA_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define ENC1_PHASEB_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define EXTTRIG_IN8_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PIO0_0_PIO0_0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PMC_ACMP_IN1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PWM0_EXTA0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define PWM0_EXTA1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define PWM0_EXTA2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define PWM0_EXTA3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define PWM0_PWM_EXSYNC_TRG_CH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define PWM0_PWM_EXSYNC_TRG_CH1_PIO0_0 IOCON_MUX(0, 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PWM1_PWM_EXSYNC_TRG_CH1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define PWM1_PWM_EXSYNC_TRG_CH2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define PWM1_PWM_EXSYNC_TRG_CH3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define PWM1_PWM_FAULT_TRG_CH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define PWM1_PWM_FAULT_TRG_CH1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define PWM1_PWM_FAULT_TRG_CH2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define PWM1_PWM_FAULT_TRG_CH3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 13) /* PIO0_0 */ +#define SCT0_IN0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define SCT0_IN1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define SCT0_IN2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define SCT0_IN3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define SCT0_IN4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define SCT0_IN5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define 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PIO1_5 */ +#define DMA0_TRIG011_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG012_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG013_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG014_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG015_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG016_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG017_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG018_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG019_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG01_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG020_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG021_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG022_PIO1_5 IOCON_MUX(37, IOCON_TYPE_A, 0) /* PIO1_5 */ +#define DMA0_TRIG023_PIO1_5 IOCON_MUX(37, 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PIO1_20 */ +#define DMA1_TRIG18_PIO1_20 IOCON_MUX(52, IOCON_TYPE_A, 0) /* PIO1_20 */ +#define DMA1_TRIG19_PIO1_20 IOCON_MUX(52, IOCON_TYPE_A, 0) /* PIO1_20 */ +#define FC4_TXD_SCL_MISO_WS_PIO1_20 IOCON_MUX(52, IOCON_TYPE_A, 5) /* PIO1_20 */ +#define FC7_RTS_SCL_SSEL1_PIO1_20 IOCON_MUX(52, IOCON_TYPE_A, 1) /* PIO1_20 */ +#define GPIO_PIO120_PIO1_20 IOCON_MUX(52, IOCON_TYPE_A, 0) /* PIO1_20 */ +#define PINT_PINT0_PIO1_20 IOCON_MUX(52, IOCON_TYPE_A, 0) /* PIO1_20 */ +#define PINT_PINT1_PIO1_20 IOCON_MUX(52, IOCON_TYPE_A, 0) /* PIO1_20 */ +#define PINT_PINT2_PIO1_20 IOCON_MUX(52, IOCON_TYPE_A, 0) /* PIO1_20 */ +#define PINT_PINT3_PIO1_20 IOCON_MUX(52, IOCON_TYPE_A, 0) /* PIO1_20 */ +#define PINT_PINT4_PIO1_20 IOCON_MUX(52, IOCON_TYPE_A, 0) /* PIO1_20 */ +#define PINT_PINT5_PIO1_20 IOCON_MUX(52, IOCON_TYPE_A, 0) /* PIO1_20 */ +#define PINT_PINT6_PIO1_20 IOCON_MUX(52, IOCON_TYPE_A, 0) /* PIO1_20 */ +#define PINT_PINT7_PIO1_20 IOCON_MUX(52, IOCON_TYPE_A, 0) /* PIO1_20 */ +#define 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ENC0_PHASEB_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define ENC1_PHASEA_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define ENC1_PHASEB_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define EXTTRIG_IN2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define GPIO_PIO131_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define MCLK_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 1) /* PIO1_31 */ +#define PINT_PINT0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT4_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT5_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PIO1_31_PIO1_31_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PWM0_EXTA0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_EXTA1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_EXTA2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_EXTA3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_PWM_EXSYNC_TRG_CH0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_PWM_EXSYNC_TRG_CH1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_PWM_EXSYNC_TRG_CH2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_PWM_EXSYNC_TRG_CH3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_PWM_FAULT_TRG_CH0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_PWM_FAULT_TRG_CH1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_PWM_FAULT_TRG_CH2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM0_PWM_FAULT_TRG_CH3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_B2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 11) /* PIO1_31 */ +#define PWM1_EXTA0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_EXTA1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_EXTA2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_EXTA3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_PWM_EXSYNC_TRG_CH0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_PWM_EXSYNC_TRG_CH1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_PWM_EXSYNC_TRG_CH2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_PWM_EXSYNC_TRG_CH3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_PWM_FAULT_TRG_CH0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_PWM_FAULT_TRG_CH1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_PWM_FAULT_TRG_CH2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define PWM1_PWM_FAULT_TRG_CH3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 13) /* PIO1_31 */ +#define SCT0_OUT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 4) /* PIO1_31 */ +#define USB0_VBUS_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 7) /* PIO1_31 */ +#define ADC0_CH9A_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 0) /* PIO2_0 */ +#define AOI0_OUT0_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 12) /* PIO2_0 */ +#define CTIMER0_CAPTURE0_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER0_CAPTURE1_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER0_CAPTURE2_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER0_CAPTURE3_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER1_CAPTURE0_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER1_CAPTURE1_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER1_CAPTURE2_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER1_CAPTURE3_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER2_CAPTURE0_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER2_CAPTURE1_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER2_CAPTURE2_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER2_CAPTURE3_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER3_CAPTURE0_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER3_CAPTURE1_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER3_CAPTURE2_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER3_CAPTURE3_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER4_CAPTURE0_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER4_CAPTURE1_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER4_CAPTURE2_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CTIMER4_CAPTURE3_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define CT_INP4_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 4) /* PIO2_0 */ +#define FC0_RXD_SDA_MOSI_DATA_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 2) /* PIO2_0 */ +#define GPIO_PIO20_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 0) /* PIO2_0 */ +#define I3C0_PUR_PIO2_0 IOCON_MUX(64, IOCON_TYPE_A, 5) /* PIO2_0 */ +#define AOI0_OUT2_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 12) /* PIO2_1 */ +#define CTIMER1_MATCH0_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 4) /* PIO2_1 */ +#define FC0_TXD_SCL_MISO_WS_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 2) /* PIO2_1 */ +#define GPIO_PIO21_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 0) /* PIO2_1 */ +#define I3C0_SDA_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 5) /* PIO2_1 */ +#define OPAMP2_DP0_PIO2_1 IOCON_MUX(65, IOCON_TYPE_D, 0) /* PIO2_1 */ + +#endif diff --git a/dts/nxp/lpc/LPC5536JBD64-pinctrl.h b/dts/nxp/lpc/LPC5536JBD64-pinctrl.h new file mode 100644 index 000000000..7cc7abbbd --- /dev/null +++ b/dts/nxp/lpc/LPC5536JBD64-pinctrl.h @@ -0,0 +1,4538 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC5536JBD64/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC5536JBD64_ +#define _ZEPHYR_DTS_BINDING_LPC5536JBD64_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define ADC0_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC0_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC0_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG013_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG014_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG015_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG016_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG017_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG018_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG019_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG01_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG020_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG021_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG022_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG023_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG024_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG025_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG026_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG027_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG028_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG029_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG02_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG030_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG031_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG032_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG033_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG034_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG035_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG036_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG037_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG038_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG039_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG03_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG040_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG041_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG042_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG043_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG044_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG045_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG046_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG047_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG048_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG049_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG04_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG050_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG051_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG05_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG06_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG07_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG08_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG09_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* 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PIO1_22 */ +#define DMA0_TRIG015_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define DMA0_TRIG016_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define DMA0_TRIG017_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define DMA0_TRIG018_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define DMA0_TRIG019_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define DMA0_TRIG01_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define DMA0_TRIG020_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define DMA0_TRIG021_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define DMA0_TRIG022_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define DMA0_TRIG023_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define DMA0_TRIG024_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define DMA0_TRIG025_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define DMA0_TRIG026_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define 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DMA1_TRIG17_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define DMA1_TRIG18_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define DMA1_TRIG19_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define FC4_SSEL3_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 5) /* PIO1_22 */ +#define GPIO_PIO122_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define HSCMP1_IN1_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define PINT_PINT0_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define PINT_PINT1_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define PINT_PINT2_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define PINT_PINT3_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define PINT_PINT4_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define PINT_PINT5_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define PINT_PINT6_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 0) /* PIO1_22 */ +#define PINT_PINT7_PIO1_22 IOCON_MUX(54, IOCON_TYPE_A, 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+#define ADC0_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define ADC1_TRIG3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG013_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG014_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG015_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG016_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG017_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG018_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG019_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG01_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG020_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG021_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG022_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG023_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG024_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG025_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG026_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG027_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG028_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG029_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* 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0) /* PIO1_29 */ +#define DMA0_TRIG04_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA0_TRIG05_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA0_TRIG06_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA0_TRIG07_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA0_TRIG08_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA0_TRIG09_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA1_TRIG10_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA1_TRIG11_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA1_TRIG12_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA1_TRIG13_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA1_TRIG14_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA1_TRIG15_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define DMA1_TRIG16_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define 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IOCON_TYPE_D, 7) /* PIO1_29 */ +#define SCT0_IN0_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define SCT0_IN1_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define SCT0_IN2_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define SCT0_IN3_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define SCT0_IN4_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define SCT0_IN5_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define SCT0_IN6_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ + +#endif diff --git a/dts/nxp/lpc/LPC55S04JHI48-pinctrl.h b/dts/nxp/lpc/LPC55S04JHI48-pinctrl.h new file mode 100644 index 000000000..f348fdb50 --- /dev/null +++ b/dts/nxp/lpc/LPC55S04JHI48-pinctrl.h @@ -0,0 +1,1849 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC55S04JHI48/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC55S04JHI48_ +#define _ZEPHYR_DTS_BINDING_LPC55S04JHI48_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_CAPTURE0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER0_CAPTURE1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER0_CAPTURE2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER0_CAPTURE3_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER1_CAPTURE0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER1_CAPTURE1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER1_CAPTURE2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER1_CAPTURE3_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER2_CAPTURE0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER2_CAPTURE1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER2_CAPTURE2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER2_CAPTURE3_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER3_CAPTURE0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER3_CAPTURE1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER3_CAPTURE2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER3_CAPTURE3_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER4_CAPTURE0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER4_CAPTURE1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER4_CAPTURE2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define CTIMER4_CAPTURE3_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 2) /* PIO0_2 */ +#define DMA0_TRIG00_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG010_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG011_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG012_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG013_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG014_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG015_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG016_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG017_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG018_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG019_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG01_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG020_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG021_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG022_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG02_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG03_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG04_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG05_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG06_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG07_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG08_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA0_TRIG09_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA1_TRIG10_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA1_TRIG11_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA1_TRIG12_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA1_TRIG13_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA1_TRIG14_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA1_TRIG15_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA1_TRIG16_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA1_TRIG17_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA1_TRIG18_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define DMA1_TRIG19_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define FC3_TXD_SCL_MISO_WS_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 1) /* PIO0_2 */ +#define GPIO_PIO02_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define PINT_PINT0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define PINT_PINT1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define PINT_PINT2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define PINT_PINT3_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define PINT_PINT4_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define PINT_PINT5_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define PINT_PINT6_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define PINT_PINT7_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 0) /* PIO0_2 */ +#define SCT0_IN0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 4) /* PIO0_2 */ +#define SCT0_IN1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 4) /* PIO0_2 */ +#define SCT0_IN2_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 4) /* PIO0_2 */ +#define SCT0_IN3_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 4) /* PIO0_2 */ +#define SCT0_IN4_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 4) /* PIO0_2 */ +#define SCT0_IN5_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 4) /* PIO0_2 */ +#define SCT0_IN6_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 4) /* PIO0_2 */ +#define SCT0_OUT0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 3) /* PIO0_2 */ +#define SECGPIO_SECPIO02_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 10) /* PIO0_2 */ +#define SECPINT_SECPINT0_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 10) /* PIO0_2 */ +#define SECPINT_SECPINT1_PIO0_2 IOCON_MUX(2, IOCON_TYPE_D, 10) /* PIO0_2 */ +#define CTIMER0_MATCH1_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 2) /* PIO0_3 */ +#define DMA0_TRIG00_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define DMA0_TRIG010_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define DMA0_TRIG011_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define DMA0_TRIG012_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define 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+#define DMA0_TRIG05_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define DMA0_TRIG06_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define DMA0_TRIG07_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define DMA0_TRIG08_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define DMA0_TRIG09_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define DMA1_TRIG10_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define DMA1_TRIG11_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define DMA1_TRIG12_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define DMA1_TRIG13_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define DMA1_TRIG14_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define DMA1_TRIG15_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define DMA1_TRIG16_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define DMA1_TRIG17_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ +#define DMA1_TRIG18_PIO0_3 IOCON_MUX(3, IOCON_TYPE_D, 0) /* PIO0_3 */ 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+#define DMA1_TRIG15_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA1_TRIG16_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA1_TRIG17_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA1_TRIG18_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define DMA1_TRIG19_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define FC0_RXD_SDA_MOSI_DATA_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 1) /* PIO1_5 */ +#define GPIO_PIO15_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define PINT_PINT0_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define PINT_PINT1_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define PINT_PINT2_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define PINT_PINT3_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define PINT_PINT4_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define PINT_PINT5_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define PINT_PINT6_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define PINT_PINT7_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 0) /* PIO1_5 */ +#define SCT0_IN0_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 4) /* PIO1_5 */ +#define SCT0_IN1_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 4) /* PIO1_5 */ +#define SCT0_IN2_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 4) /* PIO1_5 */ +#define SCT0_IN3_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 4) /* PIO1_5 */ +#define SCT0_IN4_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 4) /* PIO1_5 */ +#define SCT0_IN5_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 4) /* PIO1_5 */ +#define SCT0_IN6_PIO1_5 IOCON_MUX(37, IOCON_TYPE_D, 4) /* PIO1_5 */ +#define CTIMER3_MATCH2_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 3) /* PIO1_21 */ +#define DMA0_TRIG00_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG010_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG011_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG012_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG013_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG014_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG015_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG016_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG017_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG018_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG019_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG01_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG020_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG021_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG022_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG02_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG03_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define DMA0_TRIG04_PIO1_21 IOCON_MUX(53, IOCON_TYPE_D, 0) /* PIO1_21 */ +#define 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b/dts/nxp/lpc/LPC55S14JBD100-pinctrl.h new file mode 100644 index 000000000..0dbcd22e2 --- /dev/null +++ b/dts/nxp/lpc/LPC55S14JBD100-pinctrl.h @@ -0,0 +1,3700 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC55S14JBD100/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC55S14JBD100_ +#define _ZEPHYR_DTS_BINDING_LPC55S14JBD100_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ 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*/ +#define DMA1_TRIG12_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG13_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG14_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG15_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG16_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG17_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG18_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG19_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define GPIO_PIO13_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define HS_SPI_MISO_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 6) /* PIO1_3 */ +#define PINT_PINT0_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT1_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT2_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT3_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT4_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT5_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT6_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT7_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PLU_OUT6_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 9) /* PIO1_3 */ +#define SCT0_OUT4_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 4) /* PIO1_3 */ +#define USB0_PORTPWRN_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 7) /* PIO1_3 */ +#define CTIMER2_MATCH1_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 3) /* PIO1_4 */ +#define DMA0_TRIG00_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG010_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG011_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG012_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG013_PIO1_4 IOCON_MUX(36, IOCON_TYPE_D, 0) /* PIO1_4 */ +#define DMA0_TRIG014_PIO1_4 IOCON_MUX(36, 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+#define SCT0_IN6_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 4) /* PIO0_12 */ +#define SECGPIO_SECPIO012_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 10) /* PIO0_12 */ +#define SECPINT_SECPINT0_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 10) /* PIO0_12 */ +#define SECPINT_SECPINT1_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 10) /* PIO0_12 */ +#define SWDIO_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 6) /* PIO0_12 */ +#define SYSCON_FREQMEB_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 3) /* PIO0_12 */ +#define CTIMER0_CAPTURE0_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER0_CAPTURE1_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER0_CAPTURE2_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER0_CAPTURE3_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER1_CAPTURE0_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER1_CAPTURE1_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER1_CAPTURE2_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER1_CAPTURE3_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER2_CAPTURE0_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER2_CAPTURE1_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER2_CAPTURE2_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER2_CAPTURE3_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER3_CAPTURE0_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER3_CAPTURE1_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER3_CAPTURE2_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER3_CAPTURE3_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER4_CAPTURE0_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER4_CAPTURE1_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER4_CAPTURE2_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER4_CAPTURE3_PIO0_13 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DMA0_TRIG022_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG02_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG03_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG04_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG05_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG06_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG07_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG08_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG09_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG10_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG11_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG12_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG13_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG14_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG15_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG16_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG17_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG18_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG19_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define GPIO_PIO12_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define HS_SPI_SCK_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 6) /* PIO1_2 */ +#define PINT_PINT0_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT1_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT2_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT3_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT4_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT5_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT6_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT7_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PLU_OUT5_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 9) /* PIO1_2 */ +#define SCT0_IN0_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN1_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN2_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN3_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN4_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN5_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define SCT0_IN6_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 4) /* PIO1_2 */ +#define USB1_PORTPWRN_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 7) /* PIO1_2 */ +#define CAN0_RD_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 1) /* PIO1_3 */ +#define DMA0_TRIG00_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG010_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG011_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG012_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG013_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG014_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG015_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG016_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG017_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG018_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG019_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG01_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG020_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG021_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG022_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG02_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG03_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG04_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG05_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG06_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG07_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG08_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG09_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG10_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG11_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG12_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG13_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG14_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG15_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG16_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG17_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG18_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG19_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define GPIO_PIO13_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define HS_SPI_MISO_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 6) /* PIO1_3 */ +#define PINT_PINT0_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT1_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT2_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT3_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT4_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT5_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT6_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT7_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PLU_OUT6_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 9) /* PIO1_3 */ +#define SCT0_OUT4_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 4) /* PIO1_3 */ +#define USB0_PORTPWRN_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 7) /* PIO1_3 */ + +#endif diff --git a/dts/nxp/lpc/LPC55S14JEV59-pinctrl.h b/dts/nxp/lpc/LPC55S14JEV59-pinctrl.h new file mode 100644 index 000000000..a509d1804 --- /dev/null +++ b/dts/nxp/lpc/LPC55S14JEV59-pinctrl.h @@ -0,0 +1,2269 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC55S14JEV59/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC55S14JEV59_ +#define _ZEPHYR_DTS_BINDING_LPC55S14JEV59_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG013_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG014_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG015_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG016_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG017_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG018_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG019_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG01_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG020_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG021_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG022_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG02_PIO0_0 IOCON_MUX(0, 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+#define PINT_PINT7_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 0) /* PIO1_29 */ +#define PLU_INPUT2_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 7) /* PIO1_29 */ +#define SCT0_IN0_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define SCT0_IN1_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define SCT0_IN2_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define SCT0_IN3_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define SCT0_IN4_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define SCT0_IN5_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define SCT0_IN6_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 3) /* PIO1_29 */ +#define USB1_FRAME_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 5) /* PIO1_29 */ +#define USB1_PORTPWRN_PIO1_29 IOCON_MUX(61, IOCON_TYPE_D, 4) /* PIO1_29 */ +#define DMA0_TRIG00_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG010_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG011_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG012_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG013_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG014_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG015_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG016_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG017_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG018_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG019_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG01_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG020_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG021_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG022_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG02_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG03_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG04_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG05_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG06_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG07_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG08_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG09_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG10_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG11_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG12_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG13_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG14_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG15_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG16_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG17_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG18_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG19_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define FC7_TXD_SCL_MISO_WS_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 1) /* PIO1_30 */ +#define GPIO_PIO130_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT0_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT1_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT2_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT3_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT4_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT5_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT6_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PINT_PINT7_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define PLU_INPUT1_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 7) /* PIO1_30 */ +#define SCT0_IN0_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN1_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN2_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN3_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN4_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN5_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN6_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define USB1_LEDN_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 5) /* PIO1_30 */ +#define USB1_OVERCURRENTN_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 4) /* PIO1_30 */ + +#endif diff --git a/dts/nxp/lpc/LPC55S16JEV59-pinctrl.h b/dts/nxp/lpc/LPC55S16JEV59-pinctrl.h new file mode 100644 index 000000000..4b596a43f --- /dev/null +++ b/dts/nxp/lpc/LPC55S16JEV59-pinctrl.h @@ -0,0 +1,2269 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC55S16JEV59/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC55S16JEV59_ +#define _ZEPHYR_DTS_BINDING_LPC55S16JEV59_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG013_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG014_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG015_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG016_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG017_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG018_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG019_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG01_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG020_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG021_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG022_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG02_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG03_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG04_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG05_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG06_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG07_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ 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+#define DMA1_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define 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+#define PLU_INPUT1_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 7) /* PIO1_30 */ +#define SCT0_IN0_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN1_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN2_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN3_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN4_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN5_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN6_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SDIF_SD0_D7_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 2) /* PIO1_30 */ +#define USB1_LEDN_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 5) /* PIO1_30 */ +#define USB1_OVERCURRENTN_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 4) /* PIO1_30 */ +#define CTIMER0_MATCH2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 3) /* PIO1_31 */ +#define DMA0_TRIG00_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG010_PIO1_31 IOCON_MUX(63, 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/* PIO1_2 */ +#define DMA0_TRIG02_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG03_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG04_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG05_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG06_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG07_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG08_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA0_TRIG09_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG10_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG11_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG12_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG13_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG14_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG15_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG16_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG17_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG18_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define DMA1_TRIG19_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define GPIO_PIO12_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define HS_SPI_SCK_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 6) /* PIO1_2 */ +#define PINT_PINT0_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT1_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT2_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT3_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT4_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT5_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT6_PIO1_2 IOCON_MUX(34, IOCON_TYPE_D, 0) /* PIO1_2 */ +#define PINT_PINT7_PIO1_2 IOCON_MUX(34, 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DMA0_TRIG05_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG06_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG07_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG08_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA0_TRIG09_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG10_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG11_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG12_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG13_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG14_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG15_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG16_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG17_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG18_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG19_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define GPIO_PIO13_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define HS_SPI_MISO_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 6) /* PIO1_3 */ +#define PINT_PINT0_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT1_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT2_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT3_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT4_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT5_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT6_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT7_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PLU_OUT6_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 9) /* PIO1_3 */ +#define SCT0_OUT4_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 4) /* PIO1_3 */ +#define USB0_PORTPWRN_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 7) /* PIO1_3 */ + +#endif diff --git a/dts/nxp/lpc/LPC55S26JEV98-pinctrl.h b/dts/nxp/lpc/LPC55S26JEV98-pinctrl.h new file mode 100644 index 000000000..1b171c793 --- /dev/null +++ b/dts/nxp/lpc/LPC55S26JEV98-pinctrl.h @@ -0,0 +1,3734 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC55S26JEV98/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC55S26JEV98_ +#define _ZEPHYR_DTS_BINDING_LPC55S26JEV98_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG013_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG014_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG015_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG016_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG017_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG018_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG019_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG01_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG020_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG021_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG022_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG02_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG03_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG04_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG05_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG06_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG07_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG08_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG09_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG10_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG11_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG12_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG13_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG14_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG15_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PMC_ACMP_IN1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define SCT0_IN0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 4) /* PIO0_0 */ +#define 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a/dts/nxp/lpc/LPC55S66JBD100-pinctrl.h b/dts/nxp/lpc/LPC55S66JBD100-pinctrl.h new file mode 100644 index 000000000..491a5363b --- /dev/null +++ b/dts/nxp/lpc/LPC55S66JBD100-pinctrl.h @@ -0,0 +1,3734 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC55S66JBD100/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC55S66JBD100_ +#define _ZEPHYR_DTS_BINDING_LPC55S66JBD100_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 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PIO0_13 */ +#define CTIMER1_CAPTURE3_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER2_CAPTURE0_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER2_CAPTURE1_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER2_CAPTURE2_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER2_CAPTURE3_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER3_CAPTURE0_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER3_CAPTURE1_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER3_CAPTURE2_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER3_CAPTURE3_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER4_CAPTURE0_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER4_CAPTURE1_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER4_CAPTURE2_PIO0_13 IOCON_MUX(13, IOCON_TYPE_I, 3) /* PIO0_13 */ +#define CTIMER4_CAPTURE3_PIO0_13 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IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG18_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG19_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define GPIO_PIO131_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define MCLK_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 1) /* PIO1_31 */ +#define PINT_PINT0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT4_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT5_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PLU_INPUT0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 7) /* PIO1_31 */ +#define SCT0_OUT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 4) /* PIO1_31 */ +#define SD1_CLK_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 2) /* PIO1_31 */ + +#endif diff --git a/dts/nxp/lpc/LPC55S66JBD64-pinctrl.h b/dts/nxp/lpc/LPC55S66JBD64-pinctrl.h new file mode 100644 index 000000000..0a2ae9dfd --- /dev/null +++ b/dts/nxp/lpc/LPC55S66JBD64-pinctrl.h @@ -0,0 +1,2254 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC55S66JBD64/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC55S66JBD64_ +#define _ZEPHYR_DTS_BINDING_LPC55S66JBD64_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 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DMA1_TRIG16_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG17_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG18_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA1_TRIG19_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define FC3_SCK_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 2) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT6_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PINT_PINT7_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define PMC_ACMP_IN1_PIO0_0 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IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER0_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER0_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER1_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER1_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER1_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER1_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE2_PIO0_1 IOCON_MUX(1, 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PINT_PINT1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define PINT_PINT7_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define SCT0_IN0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN4_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN5_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SCT0_IN6_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 4) /* PIO0_1 */ +#define SD1_CLK_PIO0_1 IOCON_MUX(1, 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--- /dev/null +++ b/dts/nxp/lpc/LPC55S66JEV98-pinctrl.h @@ -0,0 +1,3734 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC55S66JEV98/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC55S66JEV98_ +#define _ZEPHYR_DTS_BINDING_LPC55S66JEV98_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG013_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define 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PIO0_12 */ +#define DMA1_TRIG16_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 0) /* PIO0_12 */ +#define DMA1_TRIG17_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 0) /* PIO0_12 */ +#define DMA1_TRIG18_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 0) /* PIO0_12 */ +#define DMA1_TRIG19_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 0) /* PIO0_12 */ +#define FC3_TXD_SCL_MISO_WS_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 1) /* PIO0_12 */ +#define FC6_TXD_SCL_MISO_WS_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 7) /* PIO0_12 */ +#define GPIO_PIO012_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 0) /* PIO0_12 */ +#define PINT_PINT0_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 0) /* PIO0_12 */ +#define PINT_PINT1_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 0) /* PIO0_12 */ +#define PINT_PINT2_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 0) /* PIO0_12 */ +#define PINT_PINT3_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 0) /* PIO0_12 */ +#define PINT_PINT4_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 0) /* PIO0_12 */ +#define PINT_PINT5_PIO0_12 IOCON_MUX(12, IOCON_TYPE_A, 0) /* PIO0_12 */ +#define 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*/ +#define DMA1_TRIG12_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG13_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG14_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG15_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG16_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG17_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG18_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define DMA1_TRIG19_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define GPIO_PIO13_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define HS_SPI_MISO_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 6) /* PIO1_3 */ +#define PINT_PINT0_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT1_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT2_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* PIO1_3 */ +#define PINT_PINT3_PIO1_3 IOCON_MUX(35, IOCON_TYPE_D, 0) /* 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DMA0_TRIG018_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG019_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG01_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG020_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG021_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG022_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG02_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG03_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG04_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG05_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG06_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG07_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG08_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA0_TRIG09_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG10_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG11_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG12_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG13_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG14_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG15_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG16_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG17_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG18_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define DMA1_TRIG19_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define GPIO_PIO131_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define MCLK_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 1) /* PIO1_31 */ +#define PINT_PINT0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT1_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT2_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT3_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT4_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT5_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PINT_PINT7_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 0) /* PIO1_31 */ +#define PLU_INPUT0_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 7) /* PIO1_31 */ +#define SCT0_OUT6_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 4) /* PIO1_31 */ +#define SD1_CLK_PIO1_31 IOCON_MUX(63, IOCON_TYPE_D, 2) /* PIO1_31 */ + +#endif diff --git a/dts/nxp/lpc/LPC55S69JEV59-pinctrl.h b/dts/nxp/lpc/LPC55S69JEV59-pinctrl.h new file mode 100644 index 000000000..f7ea01eb1 --- /dev/null +++ b/dts/nxp/lpc/LPC55S69JEV59-pinctrl.h @@ -0,0 +1,2285 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from LPC55S69JEV59/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_LPC55S69JEV59_ +#define _ZEPHYR_DTS_BINDING_LPC55S69JEV59_ + +#define IOCON_MUX(offset, type, mux) \ + (((offset & 0xFFF) << 20) | \ + (((type) & 0x3) << 18) | \ + (((mux) & 0xF) << 0)) + +#define IOCON_TYPE_D 0x0 +#define IOCON_TYPE_I 0x1 +#define IOCON_TYPE_A 0x2 + +#define CTIMER0_MATCH0_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 3) /* PIO0_0 */ +#define DMA0_TRIG00_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG010_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG011_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG012_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG013_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG014_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG015_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG016_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG017_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG018_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG019_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG01_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG020_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG021_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG022_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG02_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG03_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG04_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG05_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG06_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define DMA0_TRIG07_PIO0_0 IOCON_MUX(0, IOCON_TYPE_A, 0) /* PIO0_0 */ +#define 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*/ +#define CTIMER1_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER2_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER3_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER4_CAPTURE0_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER4_CAPTURE1_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER4_CAPTURE2_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define CTIMER4_CAPTURE3_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 3) /* PIO0_1 */ +#define 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+#define DMA0_TRIG022_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG02_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG03_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG04_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG05_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG06_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG07_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG08_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA0_TRIG09_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG10_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG11_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG12_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG13_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ +#define DMA1_TRIG14_PIO0_1 IOCON_MUX(1, IOCON_TYPE_D, 0) /* PIO0_1 */ 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+#define DMA0_TRIG08_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA0_TRIG09_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG10_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG11_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG12_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG13_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG14_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG15_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG16_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG17_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG18_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define DMA1_TRIG19_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 0) /* PIO1_30 */ +#define FC7_TXD_SCL_MISO_WS_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 1) /* PIO1_30 */ +#define GPIO_PIO130_PIO1_30 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SCT0_IN4_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN5_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SCT0_IN6_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 3) /* PIO1_30 */ +#define SDIF_SD0_D7_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 2) /* PIO1_30 */ +#define USB1_LEDN_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 5) /* PIO1_30 */ +#define USB1_OVERCURRENTN_PIO1_30 IOCON_MUX(62, IOCON_TYPE_D, 4) /* PIO1_30 */ + +#endif diff --git a/dts/nxp/mcx/MCXA142VFM-pinctrl.h b/dts/nxp/mcx/MCXA142VFM-pinctrl.h new file mode 100644 index 000000000..f15f8dc6d --- /dev/null +++ b/dts/nxp/mcx/MCXA142VFM-pinctrl.h @@ -0,0 +1,188 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MCXA142VFM/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MCXA142VFM_ +#define _ZEPHYR_DTS_BINDING_MCXA142VFM_ + +#define A15X_MUX(port, pin, mux) \ + (((((port) - '0') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ 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a/dts/nxp/mcx/MCXA144VMP-pinctrl.h b/dts/nxp/mcx/MCXA144VMP-pinctrl.h new file mode 100644 index 000000000..e3977507b --- /dev/null +++ b/dts/nxp/mcx/MCXA144VMP-pinctrl.h @@ -0,0 +1,416 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MCXA144VMP/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MCXA144VMP_ +#define _ZEPHYR_DTS_BINDING_MCXA144VMP_ + +#define A15X_MUX(port, pin, mux) \ + (((((port) - '0') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0xF) << 8)) + +#define P0_0 A15X_MUX('0',0,0) /* PT0_0 */ +#define SWDIO_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define TMS_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define LPUART0_RTS_B_P0_0 A15X_MUX('0',0,2) /* PT0_0 */ +#define LPSPI0_PCS0_P0_0 A15X_MUX('0',0,3) /* PT0_0 */ +#define CT_INP0_P0_0 A15X_MUX('0',0,4) /* PT0_0 */ +#define FLEXIO0_D0_P0_0 A15X_MUX('0',0,6) /* PT0_0 */ +#define P0_1 A15X_MUX('0',1,0) /* PT0_1 */ +#define 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a/dts/nxp/mcx/MCXA145VFT-pinctrl.h b/dts/nxp/mcx/MCXA145VFT-pinctrl.h new file mode 100644 index 000000000..49a059256 --- /dev/null +++ b/dts/nxp/mcx/MCXA145VFT-pinctrl.h @@ -0,0 +1,349 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MCXA145VFT/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MCXA145VFT_ +#define _ZEPHYR_DTS_BINDING_MCXA145VFT_ + +#define A15X_MUX(port, pin, mux) \ + (((((port) - '0') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0xF) << 8)) + +#define P0_0 A15X_MUX('0',0,0) /* PT0_0 */ +#define TMS_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define SWDIO_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define LPUART0_RTS_B_P0_0 A15X_MUX('0',0,2) /* PT0_0 */ +#define LPSPI0_PCS0_P0_0 A15X_MUX('0',0,3) /* PT0_0 */ +#define CT_INP0_P0_0 A15X_MUX('0',0,4) /* PT0_0 */ +#define FLEXIO0_D0_P0_0 A15X_MUX('0',0,6) /* PT0_0 */ +#define P0_1 A15X_MUX('0',1,0) /* PT0_1 */ +#define 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000000000..82149acb9 --- /dev/null +++ b/dts/nxp/mcx/MCXA145VLL-pinctrl.h @@ -0,0 +1,601 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MCXA145VLL/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MCXA145VLL_ +#define _ZEPHYR_DTS_BINDING_MCXA145VLL_ + +#define A15X_MUX(port, pin, mux) \ + (((((port) - '0') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0xF) << 8)) + +#define P0_0 A15X_MUX('0',0,0) /* PT0_0 */ +#define TMS_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define SWDIO_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define LPUART0_RTS_B_P0_0 A15X_MUX('0',0,2) /* PT0_0 */ +#define LPSPI0_PCS0_P0_0 A15X_MUX('0',0,3) /* PT0_0 */ +#define CT_INP0_P0_0 A15X_MUX('0',0,4) /* PT0_0 */ +#define FLEXIO0_D0_P0_0 A15X_MUX('0',0,6) /* PT0_0 */ +#define P0_1 A15X_MUX('0',1,0) /* PT0_1 */ +#define SWCLK_P0_1 A15X_MUX('0',1,1) /* PT0_1 */ +#define TCLK_P0_1 A15X_MUX('0',1,1) /* PT0_1 */ +#define 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SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MCXA145VPJ_ +#define _ZEPHYR_DTS_BINDING_MCXA145VPJ_ + +#define A15X_MUX(port, pin, mux) \ + (((((port) - '0') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0xF) << 8)) + +#define P0_0 A15X_MUX('0',0,0) /* PT0_0 */ +#define TMS_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define SWDIO_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define LPUART0_RTS_B_P0_0 A15X_MUX('0',0,2) /* PT0_0 */ +#define LPSPI0_PCS0_P0_0 A15X_MUX('0',0,3) /* PT0_0 */ +#define CT_INP0_P0_0 A15X_MUX('0',0,4) /* PT0_0 */ +#define FLEXIO0_D0_P0_0 A15X_MUX('0',0,6) /* PT0_0 */ +#define P0_1 A15X_MUX('0',1,0) /* PT0_1 */ +#define SWCLK_P0_1 A15X_MUX('0',1,1) /* PT0_1 */ +#define TCLK_P0_1 A15X_MUX('0',1,1) /* PT0_1 */ +#define LPUART0_CTS_B_P0_1 A15X_MUX('0',1,2) /* PT0_1 */ +#define LPSPI0_SDI_P0_1 A15X_MUX('0',1,3) /* PT0_1 */ +#define CT_INP1_P0_1 A15X_MUX('0',1,4) /* PT0_1 */ +#define FLEXIO0_D1_P0_1 A15X_MUX('0',1,6) /* PT0_1 */ +#define P0_2 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@@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MCXA146VMP/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MCXA146VMP_ +#define _ZEPHYR_DTS_BINDING_MCXA146VMP_ + +#define A15X_MUX(port, pin, mux) \ + (((((port) - '0') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0xF) << 8)) + +#define P0_0 A15X_MUX('0',0,0) /* PT0_0 */ +#define SWDIO_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define TMS_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define LPUART0_RTS_B_P0_0 A15X_MUX('0',0,2) /* PT0_0 */ +#define LPSPI0_PCS0_P0_0 A15X_MUX('0',0,3) /* PT0_0 */ +#define CT_INP0_P0_0 A15X_MUX('0',0,4) /* PT0_0 */ +#define FLEXIO0_D0_P0_0 A15X_MUX('0',0,6) /* PT0_0 */ +#define P0_1 A15X_MUX('0',1,0) /* PT0_1 */ +#define SWCLK_P0_1 A15X_MUX('0',1,1) /* PT0_1 */ +#define TCLK_P0_1 A15X_MUX('0',1,1) /* PT0_1 */ +#define LPUART0_CTS_B_P0_1 A15X_MUX('0',1,2) /* PT0_1 */ +#define LPSPI0_SDI_P0_1 A15X_MUX('0',1,3) /* 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+#define FLEXIO0_D3_P0_3 A15X_MUX('0',3,6) /* PT0_3 */ +#define CMP0_OUT_P0_3 A15X_MUX('0',3,8) /* PT0_3 */ +#define P0_6 A15X_MUX('0',6,0) /* PT0_6 */ +#define ADC0_A15_P0_6 A15X_MUX('0',6,0) /* PT0_6 */ +#define ISPMODE_N_P0_6 A15X_MUX('0',6,1) /* PT0_6 */ +#define LPI2C0_HREQ_P0_6 A15X_MUX('0',6,2) /* PT0_6 */ +#define LPSPI0_PCS1_P0_6 A15X_MUX('0',6,3) /* PT0_6 */ +#define CT_INP2_P0_6 A15X_MUX('0',6,4) /* PT0_6 */ +#define FLEXIO0_D6_P0_6 A15X_MUX('0',6,6) /* PT0_6 */ +#define WUU0_IN31_P0_6 A15X_MUX('0',6,8) /* PT0_6 */ +#define CMP1_OUT_P0_6 A15X_MUX('0',6,8) /* PT0_6 */ +#define CLKOUT_P0_6 A15X_MUX('0',6,12) /* PT0_6 */ +#define P0_16 A15X_MUX('0',16,0) /* PT0_16 */ +#define WUU0_IN2_P0_16 A15X_MUX('0',16,0) /* PT0_16 */ +#define LPI2C0_SDA_P0_16 A15X_MUX('0',16,2) /* PT0_16 */ +#define LPSPI0_PCS2_P0_16 A15X_MUX('0',16,3) /* PT0_16 */ +#define CT0_MAT0_P0_16 A15X_MUX('0',16,4) /* PT0_16 */ +#define UTICK_CAP2_P0_16 A15X_MUX('0',16,5) /* PT0_16 */ +#define FLEXIO0_D0_P0_16 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@@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MCXA152VFM/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MCXA152VFM_ +#define _ZEPHYR_DTS_BINDING_MCXA152VFM_ + +#define A15X_MUX(port, pin, mux) \ + (((((port) - '0') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0xF) << 8)) + +#define P0_0 A15X_MUX('0',0,0) /* PT0_0 */ +#define SWDIO_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define TMS_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define LPUART0_RTS_B_P0_0 A15X_MUX('0',0,2) /* PT0_0 */ +#define LPSPI0_PCS0_P0_0 A15X_MUX('0',0,3) /* PT0_0 */ +#define CT_INP0_P0_0 A15X_MUX('0',0,4) /* PT0_0 */ +#define P0_1 A15X_MUX('0',1,0) /* PT0_1 */ +#define TCLK_P0_1 A15X_MUX('0',1,1) /* PT0_1 */ +#define SWCLK_P0_1 A15X_MUX('0',1,1) /* PT0_1 */ +#define LPUART0_CTS_B_P0_1 A15X_MUX('0',1,2) /* PT0_1 */ +#define LPSPI0_SDI_P0_1 A15X_MUX('0',1,3) /* PT0_1 */ +#define CT_INP1_P0_1 A15X_MUX('0',1,4) /* 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@@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MCXA152VLF/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MCXA152VLF_ +#define _ZEPHYR_DTS_BINDING_MCXA152VLF_ + +#define A15X_MUX(port, pin, mux) \ + (((((port) - '0') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0xF) << 8)) + +#define P0_0 A15X_MUX('0',0,0) /* PT0_0 */ +#define SWDIO_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define TMS_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define LPUART0_RTS_B_P0_0 A15X_MUX('0',0,2) /* PT0_0 */ +#define LPSPI0_PCS0_P0_0 A15X_MUX('0',0,3) /* PT0_0 */ +#define CT_INP0_P0_0 A15X_MUX('0',0,4) /* PT0_0 */ +#define P0_1 A15X_MUX('0',1,0) /* PT0_1 */ +#define TCLK_P0_1 A15X_MUX('0',1,1) /* PT0_1 */ +#define SWCLK_P0_1 A15X_MUX('0',1,1) /* PT0_1 */ +#define LPUART0_CTS_B_P0_1 A15X_MUX('0',1,2) /* PT0_1 */ +#define LPSPI0_SDI_P0_1 A15X_MUX('0',1,3) /* PT0_1 */ +#define CT_INP1_P0_1 A15X_MUX('0',1,4) /* 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b/dts/nxp/mcx/MCXA153VFT-pinctrl.h new file mode 100644 index 000000000..e88f79cfe --- /dev/null +++ b/dts/nxp/mcx/MCXA153VFT-pinctrl.h @@ -0,0 +1,272 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MCXA153VFT/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MCXA153VFT_ +#define _ZEPHYR_DTS_BINDING_MCXA153VFT_ + +#define A15X_MUX(port, pin, mux) \ + (((((port) - '0') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0xF) << 8)) + +#define P0_0 A15X_MUX('0',0,0) /* PT0_0 */ +#define TMS_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define SWDIO_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define LPUART0_RTS_B_P0_0 A15X_MUX('0',0,2) /* PT0_0 */ +#define LPSPI0_PCS0_P0_0 A15X_MUX('0',0,3) /* PT0_0 */ +#define CT_INP0_P0_0 A15X_MUX('0',0,4) /* PT0_0 */ +#define P0_1 A15X_MUX('0',1,0) /* PT0_1 */ +#define SWCLK_P0_1 A15X_MUX('0',1,1) /* PT0_1 */ +#define TCLK_P0_1 A15X_MUX('0',1,1) /* PT0_1 */ +#define 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gen_soc_headers.py + * for MCXA154VFT/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MCXA154VFT_ +#define _ZEPHYR_DTS_BINDING_MCXA154VFT_ + +#define A15X_MUX(port, pin, mux) \ + (((((port) - '0') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0xF) << 8)) + +#define P0_0 A15X_MUX('0',0,0) /* PT0_0 */ +#define TMS_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define SWDIO_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define LPUART0_RTS_B_P0_0 A15X_MUX('0',0,2) /* PT0_0 */ +#define LPSPI0_PCS0_P0_0 A15X_MUX('0',0,3) /* PT0_0 */ +#define CT_INP0_P0_0 A15X_MUX('0',0,4) /* PT0_0 */ +#define FLEXIO0_D0_P0_0 A15X_MUX('0',0,6) /* PT0_0 */ +#define P0_1 A15X_MUX('0',1,0) /* PT0_1 */ +#define SWCLK_P0_1 A15X_MUX('0',1,1) /* PT0_1 */ +#define TCLK_P0_1 A15X_MUX('0',1,1) /* PT0_1 */ +#define LPUART0_CTS_B_P0_1 A15X_MUX('0',1,2) /* PT0_1 */ +#define LPSPI0_SDI_P0_1 A15X_MUX('0',1,3) /* PT0_1 */ +#define CT_INP1_P0_1 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* NOTE: Autogenerated file by gen_soc_headers.py + * for MCXA156VFT/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MCXA156VFT_ +#define _ZEPHYR_DTS_BINDING_MCXA156VFT_ + +#define A15X_MUX(port, pin, mux) \ + (((((port) - '0') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0xF) << 8)) + +#define P0_0 A15X_MUX('0',0,0) /* PT0_0 */ +#define SWDIO_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define TMS_P0_0 A15X_MUX('0',0,1) /* PT0_0 */ +#define LPUART0_RTS_B_P0_0 A15X_MUX('0',0,2) /* PT0_0 */ +#define LPSPI0_PCS0_P0_0 A15X_MUX('0',0,3) /* PT0_0 */ +#define CT_INP0_P0_0 A15X_MUX('0',0,4) /* PT0_0 */ +#define FLEXIO0_D0_P0_0 A15X_MUX('0',0,6) /* PT0_0 */ +#define P0_1 A15X_MUX('0',1,0) /* PT0_1 */ +#define TCLK_P0_1 A15X_MUX('0',1,1) /* PT0_1 */ +#define SWCLK_P0_1 A15X_MUX('0',1,1) /* PT0_1 */ +#define LPUART0_CTS_B_P0_1 A15X_MUX('0',1,2) /* PT0_1 */ +#define LPSPI0_SDI_P0_1 A15X_MUX('0',1,3) /* PT0_1 */ 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a/dts/nxp/mcx/MCXC041VFK-pinctrl.h b/dts/nxp/mcx/MCXC041VFK-pinctrl.h new file mode 100644 index 000000000..0596a883f --- /dev/null +++ b/dts/nxp/mcx/MCXC041VFK-pinctrl.h @@ -0,0 +1,110 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MCXC041VFK/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MCXC041VFK_ +#define _ZEPHYR_DTS_BINDING_MCXC041VFK_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define CMP0_IN2_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define ADC0_SE15_PTA0 KINETIS_MUX('A',0,0) /* PTA_0 */ +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define LLWU_P7_PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define TPM1_CH0_PTA0 KINETIS_MUX('A',0,2) /* PTA_0 */ +#define SWD_CLK_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define LPTMR0_ALT1_PTA1 KINETIS_MUX('A',1,1) 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MCXC143VFM/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MCXC143VFM_ +#define _ZEPHYR_DTS_BINDING_MCXC143VFM_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define TPM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define SWD_CLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define LPUART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define TPM2_CH0_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define PTA2 KINETIS_MUX('A',2,1) /* PTA_2 */ +#define LPUART0_TX_PTA2 KINETIS_MUX('A',2,2) /* PTA_2 */ +#define TPM2_CH1_PTA2 KINETIS_MUX('A',2,3) /* PTA_2 */ +#define PTA3 KINETIS_MUX('A',3,1) /* PTA_3 */ +#define I2C1_SCL_PTA3 KINETIS_MUX('A',3,2) /* PTA_3 */ +#define TPM0_CH0_PTA3 KINETIS_MUX('A',3,3) /* PTA_3 */ +#define SWD_DIO_PTA3 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a/dts/nxp/mcx/MCXC143VFT-pinctrl.h b/dts/nxp/mcx/MCXC143VFT-pinctrl.h new file mode 100644 index 000000000..f44df632e --- /dev/null +++ b/dts/nxp/mcx/MCXC143VFT-pinctrl.h @@ -0,0 +1,226 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MCXC143VFT/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MCXC143VFT_ +#define _ZEPHYR_DTS_BINDING_MCXC143VFT_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define TPM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define SWD_CLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define LPUART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define TPM2_CH0_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define PTA2 KINETIS_MUX('A',2,1) /* PTA_2 */ +#define LPUART0_TX_PTA2 KINETIS_MUX('A',2,2) /* PTA_2 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+#define UART2_RX_PTE17 KINETIS_MUX('E',17,3) /* PTE_17 */ +#define TPM_CLKIN1_PTE17 KINETIS_MUX('E',17,4) /* PTE_17 */ +#define LPTMR0_ALT3_PTE17 KINETIS_MUX('E',17,5) /* PTE_17 */ +#define FXIO0_D1_PTE17 KINETIS_MUX('E',17,6) /* PTE_17 */ +#define ADC0_SE2_PTE18 KINETIS_MUX('E',18,0) /* PTE_18 */ +#define ADC0_DP2_PTE18 KINETIS_MUX('E',18,0) /* PTE_18 */ +#define PTE18 KINETIS_MUX('E',18,1) /* PTE_18 */ +#define SPI0_MOSI_PTE18 KINETIS_MUX('E',18,2) /* PTE_18 */ +#define I2C0_SDA_PTE18 KINETIS_MUX('E',18,4) /* PTE_18 */ +#define SPI0_MISO_PTE18 KINETIS_MUX('E',18,5) /* PTE_18 */ +#define FXIO0_D2_PTE18 KINETIS_MUX('E',18,6) /* PTE_18 */ +#define ADC0_DM2_PTE19 KINETIS_MUX('E',19,0) /* PTE_19 */ +#define ADC0_SE6a_PTE19 KINETIS_MUX('E',19,0) /* PTE_19 */ +#define PTE19 KINETIS_MUX('E',19,1) /* PTE_19 */ +#define SPI0_MISO_PTE19 KINETIS_MUX('E',19,2) /* PTE_19 */ +#define I2C0_SCL_PTE19 KINETIS_MUX('E',19,4) /* PTE_19 */ +#define SPI0_MOSI_PTE19 KINETIS_MUX('E',19,5) /* PTE_19 */ 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/dev/null +++ b/dts/nxp/mcx/MCXC243VFT-pinctrl.h @@ -0,0 +1,199 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MCXC243VFT/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MCXC243VFT_ +#define _ZEPHYR_DTS_BINDING_MCXC243VFT_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define TPM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define SWD_CLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define LPUART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define TPM2_CH0_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define PTA2 KINETIS_MUX('A',2,1) /* PTA_2 */ +#define LPUART0_TX_PTA2 KINETIS_MUX('A',2,2) /* PTA_2 */ +#define TPM2_CH1_PTA2 KINETIS_MUX('A',2,3) /* PTA_2 */ +#define PTA3 KINETIS_MUX('A',3,1) /* PTA_3 */ +#define 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PTC_1 */ +#define PTC1 KINETIS_MUX('C',1,1) /* PTC_1 */ +#define I2C1_SCL_PTC1 KINETIS_MUX('C',1,2) /* PTC_1 */ +#define TPM0_CH0_PTC1 KINETIS_MUX('C',1,4) /* PTC_1 */ +#define I2S0_TXD0_PTC1 KINETIS_MUX('C',1,6) /* PTC_1 */ +#define ADC0_SE11_PTC2 KINETIS_MUX('C',2,0) /* PTC_2 */ +#define PTC2 KINETIS_MUX('C',2,1) /* PTC_2 */ +#define I2C1_SDA_PTC2 KINETIS_MUX('C',2,2) /* PTC_2 */ +#define TPM0_CH1_PTC2 KINETIS_MUX('C',2,4) /* PTC_2 */ +#define I2S0_TX_FS_PTC2 KINETIS_MUX('C',2,6) /* PTC_2 */ +#define PTC3 KINETIS_MUX('C',3,1) /* PTC_3 */ +#define LLWU_P7_PTC3 KINETIS_MUX('C',3,1) /* PTC_3 */ +#define SPI1_SCK_PTC3 KINETIS_MUX('C',3,2) /* PTC_3 */ +#define LPUART1_RX_PTC3 KINETIS_MUX('C',3,3) /* PTC_3 */ +#define TPM0_CH2_PTC3 KINETIS_MUX('C',3,4) /* PTC_3 */ +#define CLKOUT_PTC3 KINETIS_MUX('C',3,5) /* PTC_3 */ +#define I2S0_TX_BCLK_PTC3 KINETIS_MUX('C',3,6) /* PTC_3 */ +#define PTC4 KINETIS_MUX('C',4,1) /* PTC_4 */ +#define LLWU_P8_PTC4 KINETIS_MUX('C',4,1) /* PTC_4 */ +#define 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file mode 100644 index 000000000..12dddeed1 --- /dev/null +++ b/dts/nxp/mcx/MCXC244VFT-pinctrl.h @@ -0,0 +1,199 @@ +/* + * NOTE: Autogenerated file by gen_soc_headers.py + * for MCXC244VFT/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MCXC244VFT_ +#define _ZEPHYR_DTS_BINDING_MCXC244VFT_ + +#define KINETIS_MUX(port, pin, mux) \ + (((((port) - 'A') & 0xF) << 28) | \ + (((pin) & 0x3F) << 22) | \ + (((mux) & 0x7) << 8)) + +#define PTA0 KINETIS_MUX('A',0,1) /* PTA_0 */ +#define TPM0_CH5_PTA0 KINETIS_MUX('A',0,3) /* PTA_0 */ +#define SWD_CLK_PTA0 KINETIS_MUX('A',0,7) /* PTA_0 */ +#define PTA1 KINETIS_MUX('A',1,1) /* PTA_1 */ +#define LPUART0_RX_PTA1 KINETIS_MUX('A',1,2) /* PTA_1 */ +#define TPM2_CH0_PTA1 KINETIS_MUX('A',1,3) /* PTA_1 */ +#define PTA2 KINETIS_MUX('A',2,1) /* PTA_2 */ +#define LPUART0_TX_PTA2 KINETIS_MUX('A',2,2) /* PTA_2 */ +#define TPM2_CH1_PTA2 KINETIS_MUX('A',2,3) /* PTA_2 */ +#define PTA3 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*/ +#define I3C0_PUR_PTC2 KINETIS_MUX('C',2,7) /* PTC_2 */ +#define FLEXIO0_D18_PTC2 KINETIS_MUX('C',2,9) /* PTC_2 */ +#define PTC3 KINETIS_MUX('C',3,1) /* PTC_3 */ +#define LPSPI1_SCK_PTC3 KINETIS_MUX('C',3,2) /* PTC_3 */ +#define LPUART1_TX_PTC3 KINETIS_MUX('C',3,3) /* PTC_3 */ +#define LPI2C1_SDAS_PTC3 KINETIS_MUX('C',3,4) /* PTC_3 */ +#define TPM1_CH3_PTC3 KINETIS_MUX('C',3,5) /* PTC_3 */ +#define FLEXIO0_D19_PTC3 KINETIS_MUX('C',3,9) /* PTC_3 */ +#define WUU0_P10_PTC4 KINETIS_MUX('C',4,1) /* PTC_4 */ +#define PTC4 KINETIS_MUX('C',4,1) /* PTC_4 */ +#define LPSPI1_SIN_PTC4 KINETIS_MUX('C',4,2) /* PTC_4 */ +#define LPI2C1_SCL_PTC4 KINETIS_MUX('C',4,4) /* PTC_4 */ +#define TPM2_CH0_PTC4 KINETIS_MUX('C',4,6) /* PTC_4 */ +#define FLEXIO0_D20_PTC4 KINETIS_MUX('C',4,9) /* PTC_4 */ +#define PTC5 KINETIS_MUX('C',5,1) /* PTC_5 */ +#define LPSPI1_PCS0_PTC5 KINETIS_MUX('C',5,2) /* PTC_5 */ +#define LPI2C1_SDA_PTC5 KINETIS_MUX('C',5,4) /* PTC_5 */ +#define TPM1_CH4_PTC5 KINETIS_MUX('C',5,5) /* PTC_5 */ +#define TPM2_CH1_PTC5 KINETIS_MUX('C',5,6) /* PTC_5 */ +#define FLEXIO0_D21_PTC5 KINETIS_MUX('C',5,9) /* PTC_5 */ +#define ADC0_A8_PTC6 KINETIS_MUX('C',6,0) /* PTC_6 */ +#define PTC6 KINETIS_MUX('C',6,1) /* PTC_6 */ +#define WUU0_P11_PTC6 KINETIS_MUX('C',6,1) /* PTC_6 */ +#define LPSPI1_PCS1_PTC6 KINETIS_MUX('C',6,2) /* PTC_6 */ +#define TPM1_CH5_PTC6 KINETIS_MUX('C',6,5) /* PTC_6 */ +#define FLEXIO0_D22_PTC6 KINETIS_MUX('C',6,9) /* PTC_6 */ +#define PTC7 KINETIS_MUX('C',7,1) /* PTC_7 */ +#define NMI_b_PTC7 KINETIS_MUX('C',7,1) /* PTC_7 */ +#define RF_NOT_ALLOWED_PTC7 KINETIS_MUX('C',7,1) /* PTC_7 */ +#define WUU0_P12_PTC7 KINETIS_MUX('C',7,1) /* PTC_7 */ +#define TRGMUX0_IN3_PTC7 KINETIS_MUX('C',7,2) /* PTC_7 */ +#define TRGMUX0_OUT3_PTC7 KINETIS_MUX('C',7,3) /* PTC_7 */ +#define SFA0_CLK_PTC7 KINETIS_MUX('C',7,4) /* PTC_7 */ +#define TPM1_CLKIN_PTC7 KINETIS_MUX('C',7,5) /* PTC_7 */ +#define TPM2_CLKIN_PTC7 KINETIS_MUX('C',7,6) /* PTC_7 */ +#define CLKOUT_PTC7 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PTD_3 */ +#define RF_GPO_6_PTD3 KINETIS_MUX('D',3,4) /* PTD_3 */ +#define TRGMUX0_IN2_PTD3 KINETIS_MUX('D',3,6) /* PTD_3 */ +#define XTAL32K_PTD4 KINETIS_MUX('D',4,0) /* PTD_4 */ +#define PTD4 KINETIS_MUX('D',4,1) /* PTD_4 */ +#define LPTMR0_ALT2_PTD4 KINETIS_MUX('D',4,2) /* PTD_4 */ +#define TAMPER2_PTD4 KINETIS_MUX('D',4,3) /* PTD_4 */ +#define EXTAL32K_PTD5 KINETIS_MUX('D',5,0) /* PTD_5 */ +#define PTD5 KINETIS_MUX('D',5,1) /* PTD_5 */ +#define LPTMR1_ALT2_PTD5 KINETIS_MUX('D',5,2) /* PTD_5 */ +#endif diff --git a/dts/nxp/nxp_imx/mimx8md6cvahz-pinctrl.dtsi b/dts/nxp/nxp_imx/mimx8md6cvahz-pinctrl.dtsi new file mode 100644 index 000000000..f8b33fdab --- /dev/null +++ b/dts/nxp/nxp_imx/mimx8md6cvahz-pinctrl.dtsi @@ -0,0 +1,1489 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMX8MD6CVAHZ + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io07: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO07 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io06: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO06 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io07: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO07 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io06: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO06 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io09: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO09 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_cts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_CTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_rts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_RTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x30330500 1 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ecspi_miso_ecspi2_miso: IOMUXC_ECSPI2_MISO_ECSPI_MISO_ECSPI2_MISO { + pinmux = <0x3033020c 0 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_gpio_io_gpio5_io12: IOMUXC_ECSPI2_MISO_GPIO_IO_GPIO5_IO12 { + pinmux = <0x3033020c 5 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_uart_cts_b_uart4_cts_b: IOMUXC_ECSPI2_MISO_UART_CTS_B_UART4_CTS_B { + pinmux = <0x3033020c 1 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_uart_rts_b_uart4_cts_b: IOMUXC_ECSPI2_MISO_UART_RTS_B_UART4_CTS_B { + pinmux = <0x3033020c 1 0x30330508 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_ecspi_mosi_ecspi2_mosi: IOMUXC_ECSPI2_MOSI_ECSPI_MOSI_ECSPI2_MOSI { + pinmux = <0x30330208 0 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_gpio_io_gpio5_io11: IOMUXC_ECSPI2_MOSI_GPIO_IO_GPIO5_IO11 { + pinmux = <0x30330208 5 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_uart_rx_uart4_tx: IOMUXC_ECSPI2_MOSI_UART_RX_UART4_TX { + pinmux = <0x30330208 1 0x3033050c 1 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_uart_tx_uart4_tx: IOMUXC_ECSPI2_MOSI_UART_TX_UART4_TX { + pinmux = <0x30330208 1 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_ecspi_sclk_ecspi2_sclk: IOMUXC_ECSPI2_SCLK_ECSPI_SCLK_ECSPI2_SCLK { + pinmux = <0x30330204 0 0x0 0 0x3033046c>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io07: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO07 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io06: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO06 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io09: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO09 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_cts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_CTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_rts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_RTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x30330500 1 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ecspi_miso_ecspi2_miso: IOMUXC_ECSPI2_MISO_ECSPI_MISO_ECSPI2_MISO { + pinmux = <0x3033020c 0 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_gpio_io_gpio5_io12: IOMUXC_ECSPI2_MISO_GPIO_IO_GPIO5_IO12 { + pinmux = <0x3033020c 5 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_uart_cts_b_uart4_cts_b: IOMUXC_ECSPI2_MISO_UART_CTS_B_UART4_CTS_B { + pinmux = <0x3033020c 1 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_uart_rts_b_uart4_cts_b: IOMUXC_ECSPI2_MISO_UART_RTS_B_UART4_CTS_B { + pinmux = <0x3033020c 1 0x30330508 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_ecspi_mosi_ecspi2_mosi: IOMUXC_ECSPI2_MOSI_ECSPI_MOSI_ECSPI2_MOSI { + pinmux = <0x30330208 0 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_gpio_io_gpio5_io11: IOMUXC_ECSPI2_MOSI_GPIO_IO_GPIO5_IO11 { + pinmux = <0x30330208 5 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_uart_rx_uart4_tx: IOMUXC_ECSPI2_MOSI_UART_RX_UART4_TX { + pinmux = <0x30330208 1 0x3033050c 1 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_uart_tx_uart4_tx: IOMUXC_ECSPI2_MOSI_UART_TX_UART4_TX { + pinmux = <0x30330208 1 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_ecspi_sclk_ecspi2_sclk: IOMUXC_ECSPI2_SCLK_ECSPI_SCLK_ECSPI2_SCLK { + pinmux = <0x30330204 0 0x0 0 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_gpio_io_gpio5_io10: IOMUXC_ECSPI2_SCLK_GPIO_IO_GPIO5_IO10 { + pinmux = <0x30330204 5 0x0 0 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_uart_rx_uart4_rx: IOMUXC_ECSPI2_SCLK_UART_RX_UART4_RX { + pinmux = <0x30330204 1 0x3033050c 0 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_uart_tx_uart4_rx: IOMUXC_ECSPI2_SCLK_UART_TX_UART4_RX { + pinmux = <0x30330204 1 0x0 0 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_ecspi_ss_ecspi2_ss0: IOMUXC_ECSPI2_SS0_ECSPI_SS_ECSPI2_SS0 { + pinmux = <0x30330210 0 0x0 0 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_gpio_io_gpio5_io13: IOMUXC_ECSPI2_SS0_GPIO_IO_GPIO5_IO13 { + pinmux = <0x30330210 5 0x0 0 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_uart_cts_b_uart4_rts_b: IOMUXC_ECSPI2_SS0_UART_CTS_B_UART4_RTS_B { + pinmux = <0x30330210 1 0x0 0 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_uart_rts_b_uart4_rts_b: IOMUXC_ECSPI2_SS0_UART_RTS_B_UART4_RTS_B { + pinmux = <0x30330210 1 0x30330508 1 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_enet_mdc_enet1_mdc: IOMUXC_ENET_MDC_ENET_MDC_ENET1_MDC { + pinmux = <0x30330068 0 0x0 0 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_gpio_io_gpio1_io16: IOMUXC_ENET_MDC_GPIO_IO_GPIO1_IO16 { + pinmux = <0x30330068 5 0x0 0 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_enet_mdio_enet1_mdio: IOMUXC_ENET_MDIO_ENET_MDIO_ENET1_MDIO { + pinmux = <0x3033006c 0 0x303304c0 1 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_gpio_io_gpio1_io17: IOMUXC_ENET_MDIO_GPIO_IO_GPIO1_IO17 { + pinmux = <0x3033006c 5 0x0 0 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_rd0_enet_rgmii_rd_enet1_rgmii_rd0: IOMUXC_ENET_RD0_ENET_RGMII_RD_ENET1_RGMII_RD0 { + pinmux = <0x30330090 0 0x0 0 0x303302f8>; + }; + /omit-if-no-ref/ iomuxc_enet_rd0_gpio_io_gpio1_io26: IOMUXC_ENET_RD0_GPIO_IO_GPIO1_IO26 { + pinmux = <0x30330090 5 0x0 0 0x303302f8>; + }; + /omit-if-no-ref/ iomuxc_enet_rd1_enet_rgmii_rd_enet1_rgmii_rd1: IOMUXC_ENET_RD1_ENET_RGMII_RD_ENET1_RGMII_RD1 { + pinmux = <0x30330094 0 0x0 0 0x303302fc>; + }; + /omit-if-no-ref/ iomuxc_enet_rd1_gpio_io_gpio1_io27: IOMUXC_ENET_RD1_GPIO_IO_GPIO1_IO27 { + pinmux = <0x30330094 5 0x0 0 0x303302fc>; + }; + /omit-if-no-ref/ iomuxc_enet_rd2_enet_rgmii_rd_enet1_rgmii_rd2: IOMUXC_ENET_RD2_ENET_RGMII_RD_ENET1_RGMII_RD2 { + pinmux = <0x30330098 0 0x0 0 0x30330300>; + }; + /omit-if-no-ref/ iomuxc_enet_rd2_gpio_io_gpio1_io28: IOMUXC_ENET_RD2_GPIO_IO_GPIO1_IO28 { + pinmux = <0x30330098 5 0x0 0 0x30330300>; + }; + /omit-if-no-ref/ iomuxc_enet_rd3_enet_rgmii_rd_enet1_rgmii_rd3: IOMUXC_ENET_RD3_ENET_RGMII_RD_ENET1_RGMII_RD3 { + pinmux = <0x3033009c 0 0x0 0 0x30330304>; + }; + /omit-if-no-ref/ iomuxc_enet_rd3_gpio_io_gpio1_io29: IOMUXC_ENET_RD3_GPIO_IO_GPIO1_IO29 { + pinmux = <0x3033009c 5 0x0 0 0x30330304>; + }; + /omit-if-no-ref/ iomuxc_enet_rxc_enet_rgmii_rxc_enet1_rgmii_rxc: IOMUXC_ENET_RXC_ENET_RGMII_RXC_ENET1_RGMII_RXC { + pinmux = <0x3033008c 0 0x0 0 0x303302f4>; + }; + /omit-if-no-ref/ iomuxc_enet_rxc_enet_rx_er_enet1_rx_er: IOMUXC_ENET_RXC_ENET_RX_ER_ENET1_RX_ER { + pinmux = <0x3033008c 1 0x0 0 0x303302f4>; + }; + /omit-if-no-ref/ iomuxc_enet_rxc_gpio_io_gpio1_io25: IOMUXC_ENET_RXC_GPIO_IO_GPIO1_IO25 { + pinmux = <0x3033008c 5 0x0 0 0x303302f4>; + }; + /omit-if-no-ref/ iomuxc_enet_rx_ctl_enet_rgmii_rx_ctl_enet1_rgmii_rx_ctl: IOMUXC_ENET_RX_CTL_ENET_RGMII_RX_CTL_ENET1_RGMII_RX_CTL { + pinmux = <0x30330088 0 0x0 0 0x303302f0>; + }; + /omit-if-no-ref/ iomuxc_enet_rx_ctl_gpio_io_gpio1_io24: IOMUXC_ENET_RX_CTL_GPIO_IO_GPIO1_IO24 { + pinmux = <0x30330088 5 0x0 0 0x303302f0>; + }; + /omit-if-no-ref/ iomuxc_enet_td0_enet_rgmii_td_enet1_rgmii_td0: IOMUXC_ENET_TD0_ENET_RGMII_TD_ENET1_RGMII_TD0 { + pinmux = <0x3033007c 0 0x0 0 0x303302e4>; + }; + /omit-if-no-ref/ iomuxc_enet_td0_gpio_io_gpio1_io21: IOMUXC_ENET_TD0_GPIO_IO_GPIO1_IO21 { + pinmux = <0x3033007c 5 0x0 0 0x303302e4>; + }; + /omit-if-no-ref/ iomuxc_enet_td1_enet_rgmii_td_enet1_rgmii_td1: IOMUXC_ENET_TD1_ENET_RGMII_TD_ENET1_RGMII_TD1 { + pinmux = <0x30330078 0 0x0 0 0x303302e0>; + }; + /omit-if-no-ref/ iomuxc_enet_td1_gpio_io_gpio1_io20: IOMUXC_ENET_TD1_GPIO_IO_GPIO1_IO20 { + pinmux = <0x30330078 5 0x0 0 0x303302e0>; + }; + /omit-if-no-ref/ iomuxc_enet_td2_ccm_enet_ref_clk_root_ccm_enet_ref_clk_root: IOMUXC_ENET_TD2_CCM_ENET_REF_CLK_ROOT_CCM_ENET_REF_CLK_ROOT { + pinmux = <0x30330074 1 0x0 0 0x303302dc>; + }; + /omit-if-no-ref/ iomuxc_enet_td2_enet_rgmii_td_enet1_rgmii_td2: IOMUXC_ENET_TD2_ENET_RGMII_TD_ENET1_RGMII_TD2 { + pinmux = <0x30330074 0 0x0 0 0x303302dc>; + }; + /omit-if-no-ref/ iomuxc_enet_td2_enet_tx_clk_enet1_tx_clk: IOMUXC_ENET_TD2_ENET_TX_CLK_ENET1_TX_CLK { + pinmux = <0x30330074 1 0x0 0 0x303302dc>; + }; + /omit-if-no-ref/ iomuxc_enet_td2_gpio_io_gpio1_io19: IOMUXC_ENET_TD2_GPIO_IO_GPIO1_IO19 { + pinmux = <0x30330074 5 0x0 0 0x303302dc>; + }; + /omit-if-no-ref/ iomuxc_enet_td3_enet_rgmii_td_enet1_rgmii_td3: IOMUXC_ENET_TD3_ENET_RGMII_TD_ENET1_RGMII_TD3 { + pinmux = <0x30330070 0 0x0 0 0x303302d8>; + }; + /omit-if-no-ref/ iomuxc_enet_td3_gpio_io_gpio1_io18: IOMUXC_ENET_TD3_GPIO_IO_GPIO1_IO18 { + pinmux = <0x30330070 5 0x0 0 0x303302d8>; + }; + /omit-if-no-ref/ iomuxc_enet_txc_enet_rgmii_txc_enet1_rgmii_txc: IOMUXC_ENET_TXC_ENET_RGMII_TXC_ENET1_RGMII_TXC { + pinmux = <0x30330084 0 0x0 0 0x303302ec>; + }; + /omit-if-no-ref/ iomuxc_enet_txc_enet_tx_er_enet1_tx_er: IOMUXC_ENET_TXC_ENET_TX_ER_ENET1_TX_ER { + pinmux = <0x30330084 1 0x0 0 0x303302ec>; + }; + /omit-if-no-ref/ iomuxc_enet_txc_gpio_io_gpio1_io23: IOMUXC_ENET_TXC_GPIO_IO_GPIO1_IO23 { + pinmux = <0x30330084 5 0x0 0 0x303302ec>; + }; + /omit-if-no-ref/ iomuxc_enet_tx_ctl_enet_rgmii_tx_ctl_enet1_rgmii_tx_ctl: IOMUXC_ENET_TX_CTL_ENET_RGMII_TX_CTL_ENET1_RGMII_TX_CTL { + pinmux = <0x30330080 0 0x0 0 0x303302e8>; + }; + /omit-if-no-ref/ iomuxc_enet_tx_ctl_gpio_io_gpio1_io22: IOMUXC_ENET_TX_CTL_GPIO_IO_GPIO1_IO22 { + pinmux = <0x30330080 5 0x0 0 0x303302e8>; + }; + /omit-if-no-ref/ iomuxc_gpio1_io00_ccm_enet_phy_ref_clk_root_ccm_enet_phy_ref_clk_root: IOMUXC_GPIO1_IO00_CCM_ENET_PHY_REF_CLK_ROOT_CCM_ENET_PHY_REF_CLK_ROOT { + pinmux = <0x30330028 1 0x0 0 0x30330290>; + }; + /omit-if-no-ref/ iomuxc_gpio1_io00_ccm_ext_clk_ccm_ext_clk1: IOMUXC_GPIO1_IO00_CCM_EXT_CLK_CCM_EXT_CLK1 { + pinmux = <0x30330028 6 0x0 0 0x30330290>; + }; + /omit-if-no-ref/ iomuxc_gpio1_io00_gpio_io_gpio1_io00: IOMUXC_GPIO1_IO00_GPIO_IO_GPIO1_IO00 { + pinmux = <0x30330028 0 0x0 0 0x30330290>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330250>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301e8 0 0x3033055c 0 0x30330448>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io8: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO8 { + pinmux = <0x303301e8 5 0x0 0 0x30330448>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_i2c_scl_i2c2_scl: IOMUXC_ECSPI1_MISO_I2C_SCL_I2C2_SCL { + pinmux = <0x303301e8 2 0x303305ac 1 0x30330448>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_sai_rx_data_sai7_rx_data0: IOMUXC_ECSPI1_MISO_SAI_RX_DATA_SAI7_RX_DATA0 { + pinmux = <0x303301e8 3 0x30330534 1 0x30330448>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301e8 1 0x0 0 0x30330448>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301e8 1 0x303305f4 2 0x30330448>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301e4 0 0x30330560 0 0x30330444>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io7: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO7 { + pinmux = <0x303301e4 5 0x0 0 0x30330444>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_i2c_sda_i2c1_sda: IOMUXC_ECSPI1_MOSI_I2C_SDA_I2C1_SDA { + pinmux = <0x303301e4 2 0x303305a8 1 0x30330444>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_sai_rx_bclk_sai7_rx_bclk: IOMUXC_ECSPI1_MOSI_SAI_RX_BCLK_SAI7_RX_BCLK { + pinmux = <0x303301e4 3 0x30330530 1 0x30330444>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301e4 1 0x303305f8 5 0x30330444>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301e4 1 0x0 0 0x30330444>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301e0 0 0x30330558 0 0x30330440>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io6: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO6 { + pinmux = <0x303301e0 5 0x0 0 0x30330440>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_i2c_scl_i2c1_scl: IOMUXC_ECSPI1_SCLK_I2C_SCL_I2C1_SCL { + pinmux = <0x303301e0 2 0x303305a4 1 0x30330440>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_sai_rx_sync_sai7_rx_sync: IOMUXC_ECSPI1_SCLK_SAI_RX_SYNC_SAI7_RX_SYNC { + pinmux = <0x303301e0 3 0x30330538 1 0x30330440>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301e0 1 0x303305f8 4 0x30330440>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301e0 1 0x0 0 0x30330440>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x303301ec 0 0x30330564 0 0x3033044c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io9: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO9 { + pinmux = <0x303301ec 5 0x0 0 0x3033044c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_i2c_sda_i2c2_sda: IOMUXC_ECSPI1_SS0_I2C_SDA_I2C2_SDA { + pinmux = <0x303301ec 2 0x303305b0 1 0x3033044c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_sai_tx_sync_sai7_tx_sync: IOMUXC_ECSPI1_SS0_SAI_TX_SYNC_SAI7_TX_SYNC { + pinmux = <0x303301ec 3 0x30330540 1 0x3033044c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_cts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_CTS_B_UART3_RTS_B { + pinmux = <0x303301ec 1 0x0 0 0x3033044c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_rts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_RTS_B_UART3_RTS_B { + pinmux = <0x303301ec 1 0x303305f4 3 0x3033044c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ccm_clko_ccm_clko1: IOMUXC_ECSPI2_MISO_CCM_CLKO_CCM_CLKO1 { + pinmux = <0x303301f8 4 0x0 0 0x30330458>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ecspi_miso_ecspi2_miso: IOMUXC_ECSPI2_MISO_ECSPI_MISO_ECSPI2_MISO { + pinmux = <0x303301f8 0 0x3033056c 1 0x30330458>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_gpio_io_gpio5_io12: IOMUXC_ECSPI2_MISO_GPIO_IO_GPIO5_IO12 { + pinmux = <0x303301f8 5 0x0 0 0x30330458>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_i2c_scl_i2c4_scl: IOMUXC_ECSPI2_MISO_I2C_SCL_I2C4_SCL { + pinmux = <0x303301f8 2 0x303305bc 4 0x30330458>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_sai_mclk_sai7_mclk: IOMUXC_ECSPI2_MISO_SAI_MCLK_SAI7_MCLK { + pinmux = <0x303301f8 3 0x3033052c 1 0x30330458>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_uart_cts_b_uart4_cts_b: IOMUXC_ECSPI2_MISO_UART_CTS_B_UART4_CTS_B { + pinmux = <0x303301f8 1 0x0 0 0x30330458>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_uart_rts_b_uart4_cts_b: IOMUXC_ECSPI2_MISO_UART_RTS_B_UART4_CTS_B { + pinmux = <0x303301f8 1 0x303305fc 2 0x30330458>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_ecspi_mosi_ecspi2_mosi: IOMUXC_ECSPI2_MOSI_ECSPI_MOSI_ECSPI2_MOSI { + pinmux = <0x303301f4 0 0x30330570 1 0x30330454>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_gpio_io_gpio5_io11: IOMUXC_ECSPI2_MOSI_GPIO_IO_GPIO5_IO11 { + pinmux = <0x303301f4 5 0x0 0 0x30330454>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_i2c_sda_i2c3_sda: IOMUXC_ECSPI2_MOSI_I2C_SDA_I2C3_SDA { + pinmux = <0x303301f4 2 0x303305b8 3 0x30330454>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_sai_tx_data_sai7_tx_data0: IOMUXC_ECSPI2_MOSI_SAI_TX_DATA_SAI7_TX_DATA0 { + pinmux = <0x303301f4 3 0x0 0 0x30330454>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_uart_rx_uart4_tx: IOMUXC_ECSPI2_MOSI_UART_RX_UART4_TX { + pinmux = <0x303301f4 1 0x30330600 7 0x30330454>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_uart_tx_uart4_tx: IOMUXC_ECSPI2_MOSI_UART_TX_UART4_TX { + pinmux = <0x303301f4 1 0x0 0 0x30330454>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_ecspi_sclk_ecspi2_sclk: IOMUXC_ECSPI2_SCLK_ECSPI_SCLK_ECSPI2_SCLK { + pinmux = <0x303301f0 0 0x30330568 1 0x30330450>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_gpio_io_gpio5_io10: IOMUXC_ECSPI2_SCLK_GPIO_IO_GPIO5_IO10 { + pinmux = <0x303301f0 5 0x0 0 0x30330450>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_i2c_scl_i2c3_scl: IOMUXC_ECSPI2_SCLK_I2C_SCL_I2C3_SCL { + pinmux = <0x303301f0 2 0x303305b4 3 0x30330450>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_sai_tx_bclk_sai7_tx_bclk: IOMUXC_ECSPI2_SCLK_SAI_TX_BCLK_SAI7_TX_BCLK { + pinmux = <0x303301f0 3 0x3033053c 1 0x30330450>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_uart_rx_uart4_rx: IOMUXC_ECSPI2_SCLK_UART_RX_UART4_RX { + pinmux = <0x303301f0 1 0x30330600 6 0x30330450>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_uart_tx_uart4_rx: IOMUXC_ECSPI2_SCLK_UART_TX_UART4_RX { + pinmux = <0x303301f0 1 0x0 0 0x30330450>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_ccm_clko_ccm_clko2: IOMUXC_ECSPI2_SS0_CCM_CLKO_CCM_CLKO2 { + pinmux = <0x303301fc 4 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_ecspi_ss_ecspi2_ss0: IOMUXC_ECSPI2_SS0_ECSPI_SS_ECSPI2_SS0 { + pinmux = <0x303301fc 0 0x30330574 1 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_gpio_io_gpio5_io13: IOMUXC_ECSPI2_SS0_GPIO_IO_GPIO5_IO13 { + pinmux = <0x303301fc 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_i2c_sda_i2c4_sda: IOMUXC_ECSPI2_SS0_I2C_SDA_I2C4_SDA { + pinmux = <0x303301fc 2 0x303305c0 4 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_uart_cts_b_uart4_rts_b: IOMUXC_ECSPI2_SS0_UART_CTS_B_UART4_RTS_B { + pinmux = <0x303301fc 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_uart_rts_b_uart4_rts_b: IOMUXC_ECSPI2_SS0_UART_RTS_B_UART4_RTS_B { + pinmux = <0x303301fc 1 0x303305fc 3 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_enet_qos_mdc_enet_qos_mdc: IOMUXC_ENET_MDC_ENET_QOS_MDC_ENET_QOS_MDC { + pinmux = <0x30330054 0 0x0 0 0x303302b4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_gpio_io_gpio1_io16: IOMUXC_ENET_MDC_GPIO_IO_GPIO1_IO16 { + pinmux = <0x30330054 5 0x0 0 0x303302b4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_sai_tx_data_sai6_tx_data0: IOMUXC_ENET_MDC_SAI_TX_DATA_SAI6_TX_DATA0 { + pinmux = <0x30330054 2 0x0 0 0x303302b4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_usdhc_strobe_usdhc3_strobe: IOMUXC_ENET_MDC_USDHC_STROBE_USDHC3_STROBE { + pinmux = <0x30330054 6 0x30330630 0 0x303302b4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_enet_qos_mdio_enet_qos_mdio: IOMUXC_ENET_MDIO_ENET_QOS_MDIO_ENET_QOS_MDIO { + pinmux = <0x30330058 0 0x30330590 1 0x303302b8>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_gpio_io_gpio1_io17: IOMUXC_ENET_MDIO_GPIO_IO_GPIO1_IO17 { + pinmux = <0x30330058 5 0x0 0 0x303302b8>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_pdm_bit_stream_pdm_bit_stream3: IOMUXC_ENET_MDIO_PDM_BIT_STREAM_PDM_BIT_STREAM3 { + pinmux = <0x30330058 3 0x303304cc 0 0x303302b8>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_sai_tx_sync_sai6_tx_sync: IOMUXC_ENET_MDIO_SAI_TX_SYNC_SAI6_TX_SYNC { + pinmux = <0x30330058 2 0x30330528 0 0x303302b8>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_usdhc_data_usdhc3_data5: IOMUXC_ENET_MDIO_USDHC_DATA_USDHC3_DATA5 { + pinmux = <0x30330058 6 0x30330624 0 0x303302b8>; + }; + /omit-if-no-ref/ iomuxc_enet_rd0_enet_qos_rgmii_rd_enet_qos_rgmii_rd0: IOMUXC_ENET_RD0_ENET_QOS_RGMII_RD_ENET_QOS_RGMII_RD0 { + pinmux = <0x3033007c 0 0x0 0 0x303302dc>; + }; + /omit-if-no-ref/ iomuxc_enet_rd0_gpio_io_gpio1_io26: IOMUXC_ENET_RD0_GPIO_IO_GPIO1_IO26 { + pinmux = <0x3033007c 5 0x0 0 0x303302dc>; + }; + /omit-if-no-ref/ iomuxc_enet_rd0_pdm_bit_stream_pdm_bit_stream1: IOMUXC_ENET_RD0_PDM_BIT_STREAM_PDM_BIT_STREAM1 { + pinmux = <0x3033007c 3 0x303304c4 1 0x303302dc>; + }; + /omit-if-no-ref/ iomuxc_enet_rd0_sai_rx_data_sai7_rx_data0: IOMUXC_ENET_RD0_SAI_RX_DATA_SAI7_RX_DATA0 { + pinmux = <0x3033007c 2 0x30330534 0 0x303302dc>; + }; + /omit-if-no-ref/ iomuxc_enet_rd0_usdhc_data_usdhc3_data4: IOMUXC_ENET_RD0_USDHC_DATA_USDHC3_DATA4 { + pinmux = <0x3033007c 6 0x30330620 0 0x303302dc>; + }; + /omit-if-no-ref/ iomuxc_enet_rd1_enet_qos_rgmii_rd_enet_qos_rgmii_rd1: IOMUXC_ENET_RD1_ENET_QOS_RGMII_RD_ENET_QOS_RGMII_RD1 { + pinmux = <0x30330080 0 0x0 0 0x303302e0>; + }; + /omit-if-no-ref/ iomuxc_enet_rd1_gpio_io_gpio1_io27: IOMUXC_ENET_RD1_GPIO_IO_GPIO1_IO27 { + pinmux = <0x30330080 5 0x0 0 0x303302e0>; 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+ }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_rts_b_uart1_rts_b: IOMUXC_UART3_TXD_UART_RTS_B_UART1_RTS_B { + pinmux = <0x30330234 1 0x303305e4 5 0x30330494>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_rx_uart3_tx: IOMUXC_UART3_TXD_UART_RX_UART3_TX { + pinmux = <0x30330234 0 0x303305f8 7 0x30330494>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_tx_uart3_tx: IOMUXC_UART3_TXD_UART_TX_UART3_TX { + pinmux = <0x30330234 0 0x0 0 0x30330494>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_usdhc_vselect_usdhc3_vselect: IOMUXC_UART3_TXD_USDHC_VSELECT_USDHC3_VSELECT { + pinmux = <0x30330234 2 0x0 0 0x30330494>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_gpio_io_gpio5_io28: IOMUXC_UART4_RXD_GPIO_IO_GPIO5_IO28 { + pinmux = <0x30330238 5 0x0 0 0x30330498>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_gpt_compare_gpt1_compare1: IOMUXC_UART4_RXD_GPT_COMPARE_GPT1_COMPARE1 { + pinmux = <0x30330238 3 0x0 0 0x30330498>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_i2c_scl_i2c6_scl: IOMUXC_UART4_RXD_I2C_SCL_I2C6_SCL { + pinmux = <0x30330238 4 0x303305cc 2 0x30330498>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330250>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301e8 0 0x3033055c 0 0x30330448>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io8: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO8 { + pinmux = <0x303301e8 5 0x0 0 0x30330448>; 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+ }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_sai_rx_bclk_sai7_rx_bclk: IOMUXC_ECSPI1_MOSI_SAI_RX_BCLK_SAI7_RX_BCLK { + pinmux = <0x303301e4 3 0x30330530 1 0x30330444>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301e4 1 0x303305f8 5 0x30330444>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301e4 1 0x0 0 0x30330444>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301e0 0 0x30330558 0 0x30330440>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io6: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO6 { + pinmux = <0x303301e0 5 0x0 0 0x30330440>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_i2c_scl_i2c1_scl: IOMUXC_ECSPI1_SCLK_I2C_SCL_I2C1_SCL { + pinmux = <0x303301e0 2 0x303305a4 1 0x30330440>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_sai_rx_sync_sai7_rx_sync: IOMUXC_ECSPI1_SCLK_SAI_RX_SYNC_SAI7_RX_SYNC { + pinmux = <0x303301e0 3 0x30330538 1 0x30330440>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330250>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301e8 0 0x3033055c 0 0x30330448>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io8: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO8 { + pinmux = <0x303301e8 5 0x0 0 0x30330448>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_i2c_scl_i2c2_scl: IOMUXC_ECSPI1_MISO_I2C_SCL_I2C2_SCL { + pinmux = <0x303301e8 2 0x303305ac 1 0x30330448>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_sai_rx_data_sai7_rx_data0: IOMUXC_ECSPI1_MISO_SAI_RX_DATA_SAI7_RX_DATA0 { + pinmux = <0x303301e8 3 0x30330534 1 0x30330448>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301e8 1 0x0 0 0x30330448>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301e8 1 0x303305f4 2 0x30330448>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301e4 0 0x30330560 0 0x30330444>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io7: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO7 { + pinmux = <0x303301e4 5 0x0 0 0x30330444>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_i2c_sda_i2c1_sda: IOMUXC_ECSPI1_MOSI_I2C_SDA_I2C1_SDA { + pinmux = <0x303301e4 2 0x303305a8 1 0x30330444>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_sai_rx_bclk_sai7_rx_bclk: IOMUXC_ECSPI1_MOSI_SAI_RX_BCLK_SAI7_RX_BCLK { + pinmux = <0x303301e4 3 0x30330530 1 0x30330444>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301e4 1 0x303305f8 5 0x30330444>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301e4 1 0x0 0 0x30330444>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301e0 0 0x30330558 0 0x30330440>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io6: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO6 { + pinmux = <0x303301e0 5 0x0 0 0x30330440>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_i2c_scl_i2c1_scl: IOMUXC_ECSPI1_SCLK_I2C_SCL_I2C1_SCL { + pinmux = <0x303301e0 2 0x303305a4 1 0x30330440>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_sai_rx_sync_sai7_rx_sync: IOMUXC_ECSPI1_SCLK_SAI_RX_SYNC_SAI7_RX_SYNC { + pinmux = <0x303301e0 3 0x30330538 1 0x30330440>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io07: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO07 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io06: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO06 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io09: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO09 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_cts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_CTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_rts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_RTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x30330500 1 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ecspi_miso_ecspi2_miso: IOMUXC_ECSPI2_MISO_ECSPI_MISO_ECSPI2_MISO { + pinmux = <0x3033020c 0 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_gpio_io_gpio5_io12: IOMUXC_ECSPI2_MISO_GPIO_IO_GPIO5_IO12 { + pinmux = <0x3033020c 5 0x0 0 0x30330474>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io07: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO07 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io06: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO06 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io09: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO09 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_cts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_CTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_rts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_RTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x30330500 1 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ecspi_miso_ecspi2_miso: IOMUXC_ECSPI2_MISO_ECSPI_MISO_ECSPI2_MISO { + pinmux = <0x3033020c 0 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_gpio_io_gpio5_io12: IOMUXC_ECSPI2_MISO_GPIO_IO_GPIO5_IO12 { + pinmux = <0x3033020c 5 0x0 0 0x30330474>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; 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+ }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_cts_b_uart1_rts_b: IOMUXC_UART3_TXD_UART_CTS_B_UART1_RTS_B { + pinmux = <0x30330248 1 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_rts_b_uart1_rts_b: IOMUXC_UART3_TXD_UART_RTS_B_UART1_RTS_B { + pinmux = <0x30330248 1 0x303304f0 1 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_rx_uart3_tx: IOMUXC_UART3_TXD_UART_RX_UART3_TX { + pinmux = <0x30330248 0 0x30330504 3 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_tx_uart3_tx: IOMUXC_UART3_TXD_UART_TX_UART3_TX { + pinmux = <0x30330248 0 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_usdhc_vselect_usdhc3_vselect: IOMUXC_UART3_TXD_USDHC_VSELECT_USDHC3_VSELECT { + pinmux = <0x30330248 2 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_gpio_io_gpio5_io28: IOMUXC_UART4_RXD_GPIO_IO_GPIO5_IO28 { + pinmux = <0x3033024c 5 0x0 0 0x303304b4>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_pcie_clkreq_b_pcie1_clkreq_b: IOMUXC_UART4_RXD_PCIE_CLKREQ_B_PCIE1_CLKREQ_B { + pinmux = <0x3033024c 2 0x30330524 1 0x303304b4>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io07: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO07 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io06: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO06 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io09: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO09 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_cts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_CTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_rts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_RTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x30330500 1 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ecspi_miso_ecspi2_miso: IOMUXC_ECSPI2_MISO_ECSPI_MISO_ECSPI2_MISO { + pinmux = <0x3033020c 0 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_gpio_io_gpio5_io12: IOMUXC_ECSPI2_MISO_GPIO_IO_GPIO5_IO12 { + pinmux = <0x3033020c 5 0x0 0 0x30330474>; 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+ }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_cts_b_uart1_rts_b: IOMUXC_UART3_TXD_UART_CTS_B_UART1_RTS_B { + pinmux = <0x30330248 1 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_rts_b_uart1_rts_b: IOMUXC_UART3_TXD_UART_RTS_B_UART1_RTS_B { + pinmux = <0x30330248 1 0x303304f0 1 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_rx_uart3_tx: IOMUXC_UART3_TXD_UART_RX_UART3_TX { + pinmux = <0x30330248 0 0x30330504 3 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_tx_uart3_tx: IOMUXC_UART3_TXD_UART_TX_UART3_TX { + pinmux = <0x30330248 0 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_usdhc_vselect_usdhc3_vselect: IOMUXC_UART3_TXD_USDHC_VSELECT_USDHC3_VSELECT { + pinmux = <0x30330248 2 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_gpio_io_gpio5_io28: IOMUXC_UART4_RXD_GPIO_IO_GPIO5_IO28 { + pinmux = <0x3033024c 5 0x0 0 0x303304b4>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_pcie_clkreq_b_pcie1_clkreq_b: IOMUXC_UART4_RXD_PCIE_CLKREQ_B_PCIE1_CLKREQ_B { + pinmux = <0x3033024c 2 0x30330524 1 0x303304b4>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io07: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO07 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io06: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO06 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io09: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO09 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_cts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_CTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_rts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_RTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x30330500 1 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ecspi_miso_ecspi2_miso: IOMUXC_ECSPI2_MISO_ECSPI_MISO_ECSPI2_MISO { + pinmux = <0x3033020c 0 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_gpio_io_gpio5_io12: IOMUXC_ECSPI2_MISO_GPIO_IO_GPIO5_IO12 { + pinmux = <0x3033020c 5 0x0 0 0x30330474>; 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+ }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_cts_b_uart1_rts_b: IOMUXC_UART3_TXD_UART_CTS_B_UART1_RTS_B { + pinmux = <0x30330248 1 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_rts_b_uart1_rts_b: IOMUXC_UART3_TXD_UART_RTS_B_UART1_RTS_B { + pinmux = <0x30330248 1 0x303304f0 1 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_rx_uart3_tx: IOMUXC_UART3_TXD_UART_RX_UART3_TX { + pinmux = <0x30330248 0 0x30330504 3 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_tx_uart3_tx: IOMUXC_UART3_TXD_UART_TX_UART3_TX { + pinmux = <0x30330248 0 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_usdhc_vselect_usdhc3_vselect: IOMUXC_UART3_TXD_USDHC_VSELECT_USDHC3_VSELECT { + pinmux = <0x30330248 2 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_gpio_io_gpio5_io28: IOMUXC_UART4_RXD_GPIO_IO_GPIO5_IO28 { + pinmux = <0x3033024c 5 0x0 0 0x303304b4>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_pcie_clkreq_b_pcie1_clkreq_b: IOMUXC_UART4_RXD_PCIE_CLKREQ_B_PCIE1_CLKREQ_B { + pinmux = <0x3033024c 2 0x30330524 1 0x303304b4>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io07: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO07 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io06: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO06 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io09: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO09 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_cts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_CTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_rts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_RTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x30330500 1 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ecspi_miso_ecspi2_miso: IOMUXC_ECSPI2_MISO_ECSPI_MISO_ECSPI2_MISO { + pinmux = <0x3033020c 0 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_gpio_io_gpio5_io12: IOMUXC_ECSPI2_MISO_GPIO_IO_GPIO5_IO12 { + pinmux = <0x3033020c 5 0x0 0 0x30330474>; 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+ }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_cts_b_uart1_rts_b: IOMUXC_UART3_TXD_UART_CTS_B_UART1_RTS_B { + pinmux = <0x30330248 1 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_rts_b_uart1_rts_b: IOMUXC_UART3_TXD_UART_RTS_B_UART1_RTS_B { + pinmux = <0x30330248 1 0x303304f0 1 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_rx_uart3_tx: IOMUXC_UART3_TXD_UART_RX_UART3_TX { + pinmux = <0x30330248 0 0x30330504 3 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_tx_uart3_tx: IOMUXC_UART3_TXD_UART_TX_UART3_TX { + pinmux = <0x30330248 0 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_usdhc_vselect_usdhc3_vselect: IOMUXC_UART3_TXD_USDHC_VSELECT_USDHC3_VSELECT { + pinmux = <0x30330248 2 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_gpio_io_gpio5_io28: IOMUXC_UART4_RXD_GPIO_IO_GPIO5_IO28 { + pinmux = <0x3033024c 5 0x0 0 0x303304b4>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_pcie_clkreq_b_pcie1_clkreq_b: IOMUXC_UART4_RXD_PCIE_CLKREQ_B_PCIE1_CLKREQ_B { + pinmux = <0x3033024c 2 0x30330524 1 0x303304b4>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; 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+ }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io09: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO09 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_cts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_CTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_rts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_RTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x30330500 1 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ecspi_miso_ecspi2_miso: IOMUXC_ECSPI2_MISO_ECSPI_MISO_ECSPI2_MISO { + pinmux = <0x3033020c 0 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_gpio_io_gpio5_io12: IOMUXC_ECSPI2_MISO_GPIO_IO_GPIO5_IO12 { + pinmux = <0x3033020c 5 0x0 0 0x30330474>; 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+ }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_cts_b_uart1_rts_b: IOMUXC_UART3_TXD_UART_CTS_B_UART1_RTS_B { + pinmux = <0x30330248 1 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_rts_b_uart1_rts_b: IOMUXC_UART3_TXD_UART_RTS_B_UART1_RTS_B { + pinmux = <0x30330248 1 0x303304f0 1 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_rx_uart3_tx: IOMUXC_UART3_TXD_UART_RX_UART3_TX { + pinmux = <0x30330248 0 0x30330504 3 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_tx_uart3_tx: IOMUXC_UART3_TXD_UART_TX_UART3_TX { + pinmux = <0x30330248 0 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_usdhc_vselect_usdhc3_vselect: IOMUXC_UART3_TXD_USDHC_VSELECT_USDHC3_VSELECT { + pinmux = <0x30330248 2 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_gpio_io_gpio5_io28: IOMUXC_UART4_RXD_GPIO_IO_GPIO5_IO28 { + pinmux = <0x3033024c 5 0x0 0 0x303304b4>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_pcie_clkreq_b_pcie1_clkreq_b: IOMUXC_UART4_RXD_PCIE_CLKREQ_B_PCIE1_CLKREQ_B { + pinmux = <0x3033024c 2 0x30330524 1 0x303304b4>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; 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+ }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io09: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO09 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_cts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_CTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_rts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_RTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x30330500 1 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ecspi_miso_ecspi2_miso: IOMUXC_ECSPI2_MISO_ECSPI_MISO_ECSPI2_MISO { + pinmux = <0x3033020c 0 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_gpio_io_gpio5_io12: IOMUXC_ECSPI2_MISO_GPIO_IO_GPIO5_IO12 { + pinmux = <0x3033020c 5 0x0 0 0x30330474>; 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+ }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_cts_b_uart1_rts_b: IOMUXC_UART3_TXD_UART_CTS_B_UART1_RTS_B { + pinmux = <0x30330248 1 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_rts_b_uart1_rts_b: IOMUXC_UART3_TXD_UART_RTS_B_UART1_RTS_B { + pinmux = <0x30330248 1 0x303304f0 1 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_rx_uart3_tx: IOMUXC_UART3_TXD_UART_RX_UART3_TX { + pinmux = <0x30330248 0 0x30330504 3 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_tx_uart3_tx: IOMUXC_UART3_TXD_UART_TX_UART3_TX { + pinmux = <0x30330248 0 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_usdhc_vselect_usdhc3_vselect: IOMUXC_UART3_TXD_USDHC_VSELECT_USDHC3_VSELECT { + pinmux = <0x30330248 2 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_gpio_io_gpio5_io28: IOMUXC_UART4_RXD_GPIO_IO_GPIO5_IO28 { + pinmux = <0x3033024c 5 0x0 0 0x303304b4>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_pcie_clkreq_b_pcie1_clkreq_b: IOMUXC_UART4_RXD_PCIE_CLKREQ_B_PCIE1_CLKREQ_B { + pinmux = <0x3033024c 2 0x30330524 1 0x303304b4>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io07: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO07 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io06: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO06 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io09: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO09 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_cts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_CTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_rts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_RTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x30330500 1 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ecspi_miso_ecspi2_miso: IOMUXC_ECSPI2_MISO_ECSPI_MISO_ECSPI2_MISO { + pinmux = <0x3033020c 0 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_gpio_io_gpio5_io12: IOMUXC_ECSPI2_MISO_GPIO_IO_GPIO5_IO12 { + pinmux = <0x3033020c 5 0x0 0 0x30330474>; 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+ }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_cts_b_uart1_rts_b: IOMUXC_UART3_TXD_UART_CTS_B_UART1_RTS_B { + pinmux = <0x30330248 1 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_rts_b_uart1_rts_b: IOMUXC_UART3_TXD_UART_RTS_B_UART1_RTS_B { + pinmux = <0x30330248 1 0x303304f0 1 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_rx_uart3_tx: IOMUXC_UART3_TXD_UART_RX_UART3_TX { + pinmux = <0x30330248 0 0x30330504 3 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_uart_tx_uart3_tx: IOMUXC_UART3_TXD_UART_TX_UART3_TX { + pinmux = <0x30330248 0 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart3_txd_usdhc_vselect_usdhc3_vselect: IOMUXC_UART3_TXD_USDHC_VSELECT_USDHC3_VSELECT { + pinmux = <0x30330248 2 0x0 0 0x303304b0>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_gpio_io_gpio5_io28: IOMUXC_UART4_RXD_GPIO_IO_GPIO5_IO28 { + pinmux = <0x3033024c 5 0x0 0 0x303304b4>; + }; + /omit-if-no-ref/ iomuxc_uart4_rxd_pcie_clkreq_b_pcie1_clkreq_b: IOMUXC_UART4_RXD_PCIE_CLKREQ_B_PCIE1_CLKREQ_B { + pinmux = <0x3033024c 2 0x30330524 1 0x303304b4>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io07: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO07 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io06: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO06 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io09: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO09 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_cts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_CTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_rts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_RTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x30330500 1 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ecspi_miso_ecspi2_miso: IOMUXC_ECSPI2_MISO_ECSPI_MISO_ECSPI2_MISO { + pinmux = <0x3033020c 0 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_gpio_io_gpio5_io12: IOMUXC_ECSPI2_MISO_GPIO_IO_GPIO5_IO12 { + pinmux = <0x3033020c 5 0x0 0 0x30330474>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; 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+ }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io7: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO7 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_i2c_sda_i2c1_sda: IOMUXC_ECSPI1_MOSI_I2C_SDA_I2C1_SDA { + pinmux = <0x303301f8 2 0x3033056c 2 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_sai_rx_bclk_sai5_rx_bclk: IOMUXC_ECSPI1_MOSI_SAI_RX_BCLK_SAI5_RX_BCLK { + pinmux = <0x303301f8 3 0x303304d0 3 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x303305d8 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io6: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO6 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x303305c4 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io8: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO8 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_i2c_scl_i2c2_scl: IOMUXC_ECSPI1_MISO_I2C_SCL_I2C2_SCL { + pinmux = <0x303301fc 2 0x303305d0 2 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_sai_rx_data_sai5_rx_data0: IOMUXC_ECSPI1_MISO_SAI_RX_DATA_SAI5_RX_DATA0 { + pinmux = <0x303301fc 3 0x303304d4 3 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x303305a8 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io7: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO7 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_i2c_sda_i2c1_sda: IOMUXC_ECSPI1_MOSI_I2C_SDA_I2C1_SDA { + pinmux = <0x303301f8 2 0x3033056c 2 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_sai_rx_bclk_sai5_rx_bclk: IOMUXC_ECSPI1_MOSI_SAI_RX_BCLK_SAI5_RX_BCLK { + pinmux = <0x303301f8 3 0x303304d0 3 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x303305d8 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io6: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO6 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_i2c_scl_i2c1_scl: IOMUXC_ECSPI1_SCLK_I2C_SCL_I2C1_SCL { + pinmux = <0x303301f4 2 0x3033055c 2 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_sai_rx_sync_sai5_rx_sync: IOMUXC_ECSPI1_SCLK_SAI_RX_SYNC_SAI5_RX_SYNC { + pinmux = <0x303301f4 3 0x303304e4 3 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x30330564 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io9: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO9 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_i2c_sda_i2c2_sda: IOMUXC_ECSPI1_SS0_I2C_SDA_I2C2_SDA { + pinmux = <0x30330200 2 0x30330560 2 0x30330468>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x303305c4 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io8: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO8 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_i2c_scl_i2c2_scl: IOMUXC_ECSPI1_MISO_I2C_SCL_I2C2_SCL { + pinmux = <0x303301fc 2 0x303305d0 2 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_sai_rx_data_sai5_rx_data0: IOMUXC_ECSPI1_MISO_SAI_RX_DATA_SAI5_RX_DATA0 { + pinmux = <0x303301fc 3 0x303304d4 3 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x303305a8 0 0x30330460>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x303305c4 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io8: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO8 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_i2c_scl_i2c2_scl: IOMUXC_ECSPI1_MISO_I2C_SCL_I2C2_SCL { + pinmux = <0x303301fc 2 0x303305d0 2 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_sai_rx_data_sai5_rx_data0: IOMUXC_ECSPI1_MISO_SAI_RX_DATA_SAI5_RX_DATA0 { + pinmux = <0x303301fc 3 0x303304d4 3 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x303305a8 0 0x30330460>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x303305c4 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io8: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO8 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_i2c_scl_i2c2_scl: IOMUXC_ECSPI1_MISO_I2C_SCL_I2C2_SCL { + pinmux = <0x303301fc 2 0x303305d0 2 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_sai_rx_data_sai5_rx_data0: IOMUXC_ECSPI1_MISO_SAI_RX_DATA_SAI5_RX_DATA0 { + pinmux = <0x303301fc 3 0x303304d4 3 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x303305a8 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io7: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO7 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_i2c_sda_i2c1_sda: IOMUXC_ECSPI1_MOSI_I2C_SDA_I2C1_SDA { + pinmux = <0x303301f8 2 0x3033056c 2 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_sai_rx_bclk_sai5_rx_bclk: IOMUXC_ECSPI1_MOSI_SAI_RX_BCLK_SAI5_RX_BCLK { + pinmux = <0x303301f8 3 0x303304d0 3 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x303305d8 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io6: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO6 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_i2c_scl_i2c1_scl: IOMUXC_ECSPI1_SCLK_I2C_SCL_I2C1_SCL { + pinmux = <0x303301f4 2 0x3033055c 2 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_sai_rx_sync_sai5_rx_sync: IOMUXC_ECSPI1_SCLK_SAI_RX_SYNC_SAI5_RX_SYNC { + pinmux = <0x303301f4 3 0x303304e4 3 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x30330564 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io9: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO9 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_i2c_sda_i2c2_sda: IOMUXC_ECSPI1_SS0_I2C_SDA_I2C2_SDA { + pinmux = <0x30330200 2 0x30330560 2 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_sai_rx_data_sai5_rx_data1: IOMUXC_ECSPI1_SS0_SAI_RX_DATA_SAI5_RX_DATA1 { + pinmux = <0x30330200 3 0x303304d8 2 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_sai_tx_sync_sai5_tx_sync: IOMUXC_ECSPI1_SS0_SAI_TX_SYNC_SAI5_TX_SYNC { + pinmux = <0x30330200 4 0x303304ec 3 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_cts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_CTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_rts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_RTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x30330500 1 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ecspi_miso_ecspi2_miso: IOMUXC_ECSPI2_MISO_ECSPI_MISO_ECSPI2_MISO { + pinmux = <0x3033020c 0 0x30330578 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_gpio_io_gpio5_io12: IOMUXC_ECSPI2_MISO_GPIO_IO_GPIO5_IO12 { + pinmux = <0x3033020c 5 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_i2c_scl_i2c4_scl: IOMUXC_ECSPI2_MISO_I2C_SCL_I2C4_SCL { + pinmux = <0x3033020c 2 0x303305d4 3 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_sai_mclk_sai5_mclk: IOMUXC_ECSPI2_MISO_SAI_MCLK_SAI5_MCLK { + pinmux = <0x3033020c 3 0x30330594 4 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_uart_cts_b_uart4_cts_b: IOMUXC_ECSPI2_MISO_UART_CTS_B_UART4_CTS_B { + pinmux = <0x3033020c 1 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_uart_rts_b_uart4_cts_b: IOMUXC_ECSPI2_MISO_UART_RTS_B_UART4_CTS_B { + pinmux = <0x3033020c 1 0x30330508 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_ecspi_mosi_ecspi2_mosi: IOMUXC_ECSPI2_MOSI_ECSPI_MOSI_ECSPI2_MOSI { + pinmux = <0x30330208 0 0x30330590 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_gpio_io_gpio5_io11: IOMUXC_ECSPI2_MOSI_GPIO_IO_GPIO5_IO11 { + pinmux = <0x30330208 5 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_i2c_sda_i2c3_sda: IOMUXC_ECSPI2_MOSI_I2C_SDA_I2C3_SDA { + pinmux = <0x30330208 2 0x303305bc 4 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_sai_rx_data_sai5_rx_data3: IOMUXC_ECSPI2_MOSI_SAI_RX_DATA_SAI5_RX_DATA3 { + pinmux = <0x30330208 3 0x303304e0 2 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_sai_tx_data_sai5_tx_data0: IOMUXC_ECSPI2_MOSI_SAI_TX_DATA_SAI5_TX_DATA0 { + pinmux = <0x30330208 4 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_uart_rx_uart4_tx: IOMUXC_ECSPI2_MOSI_UART_RX_UART4_TX { + pinmux = <0x30330208 1 0x3033050c 1 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_uart_tx_uart4_tx: IOMUXC_ECSPI2_MOSI_UART_TX_UART4_TX { + pinmux = <0x30330208 1 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_ecspi_sclk_ecspi2_sclk: IOMUXC_ECSPI2_SCLK_ECSPI_SCLK_ECSPI2_SCLK { + pinmux = <0x30330204 0 0x30330580 0 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_gpio_io_gpio5_io10: IOMUXC_ECSPI2_SCLK_GPIO_IO_GPIO5_IO10 { + pinmux = <0x30330204 5 0x0 0 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_i2c_scl_i2c3_scl: IOMUXC_ECSPI2_SCLK_I2C_SCL_I2C3_SCL { + pinmux = <0x30330204 2 0x30330588 4 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_sai_rx_data_sai5_rx_data2: IOMUXC_ECSPI2_SCLK_SAI_RX_DATA_SAI5_RX_DATA2 { + pinmux = <0x30330204 3 0x303304dc 2 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_sai_tx_bclk_sai5_tx_bclk: IOMUXC_ECSPI2_SCLK_SAI_TX_BCLK_SAI5_TX_BCLK { + pinmux = <0x30330204 4 0x303304e8 3 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_uart_rx_uart4_rx: IOMUXC_ECSPI2_SCLK_UART_RX_UART4_RX { + pinmux = <0x30330204 1 0x3033050c 0 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_uart_tx_uart4_rx: IOMUXC_ECSPI2_SCLK_UART_TX_UART4_RX { + pinmux = <0x30330204 1 0x0 0 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_ecspi_ss_ecspi2_ss0: IOMUXC_ECSPI2_SS0_ECSPI_SS_ECSPI2_SS0 { + pinmux = <0x30330210 0 0x30330570 0 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_gpio_io_gpio5_io13: IOMUXC_ECSPI2_SS0_GPIO_IO_GPIO5_IO13 { + pinmux = <0x30330210 5 0x0 0 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_i2c_sda_i2c4_sda: IOMUXC_ECSPI2_SS0_I2C_SDA_I2C4_SDA { + pinmux = <0x30330210 2 0x3033058c 5 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_uart_cts_b_uart4_rts_b: IOMUXC_ECSPI2_SS0_UART_CTS_B_UART4_RTS_B { + pinmux = <0x30330210 1 0x0 0 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_uart_rts_b_uart4_rts_b: IOMUXC_ECSPI2_SS0_UART_RTS_B_UART4_RTS_B { + pinmux = <0x30330210 1 0x30330508 1 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_enet_mdc_enet1_mdc: IOMUXC_ENET_MDC_ENET_MDC_ENET1_MDC { + pinmux = <0x30330068 0 0x0 0 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_gpio_io_gpio1_io16: IOMUXC_ENET_MDC_GPIO_IO_GPIO1_IO16 { + pinmux = <0x30330068 5 0x0 0 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_pdm_bit_stream_pdm_bit_stream3: IOMUXC_ENET_MDC_PDM_BIT_STREAM_PDM_BIT_STREAM3 { + pinmux = <0x30330068 3 0x30330540 1 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_sai_tx_data_sai6_tx_data0: IOMUXC_ENET_MDC_SAI_TX_DATA_SAI6_TX_DATA0 { + pinmux = <0x30330068 2 0x0 0 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_spdif_out_spdif1_out: IOMUXC_ENET_MDC_SPDIF_OUT_SPDIF1_OUT { + pinmux = <0x30330068 4 0x0 0 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_usdhc_strobe_usdhc3_strobe: IOMUXC_ENET_MDC_USDHC_STROBE_USDHC3_STROBE { + pinmux = <0x30330068 6 0x3033059c 1 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_enet_mdio_enet1_mdio: IOMUXC_ENET_MDIO_ENET_MDIO_ENET1_MDIO { + pinmux = <0x3033006c 0 0x303304c0 1 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_gpio_io_gpio1_io17: IOMUXC_ENET_MDIO_GPIO_IO_GPIO1_IO17 { + pinmux = <0x3033006c 5 0x0 0 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_pdm_bit_stream_pdm_bit_stream2: IOMUXC_ENET_MDIO_PDM_BIT_STREAM_PDM_BIT_STREAM2 { + pinmux = <0x3033006c 3 0x3033053c 1 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_sai_tx_sync_sai6_tx_sync: IOMUXC_ENET_MDIO_SAI_TX_SYNC_SAI6_TX_SYNC { + pinmux = <0x3033006c 2 0x0 0 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_spdif_in_spdif1_in: IOMUXC_ENET_MDIO_SPDIF_IN_SPDIF1_IN { + pinmux = <0x3033006c 4 0x303305cc 1 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_usdhc_data_usdhc3_data5: IOMUXC_ENET_MDIO_USDHC_DATA_USDHC3_DATA5 { + pinmux = <0x3033006c 6 0x30330550 1 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_rd0_enet_rgmii_rd_enet1_rgmii_rd0: IOMUXC_ENET_RD0_ENET_RGMII_RD_ENET1_RGMII_RD0 { + pinmux = <0x30330090 0 0x3033057c 0 0x303302f8>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x303305c4 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io8: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO8 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_i2c_scl_i2c2_scl: IOMUXC_ECSPI1_MISO_I2C_SCL_I2C2_SCL { + pinmux = <0x303301fc 2 0x303305d0 2 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_sai_rx_data_sai5_rx_data0: IOMUXC_ECSPI1_MISO_SAI_RX_DATA_SAI5_RX_DATA0 { + pinmux = <0x303301fc 3 0x303304d4 3 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x303305a8 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io7: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO7 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_i2c_sda_i2c1_sda: IOMUXC_ECSPI1_MOSI_I2C_SDA_I2C1_SDA { + pinmux = <0x303301f8 2 0x3033056c 2 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_sai_rx_bclk_sai5_rx_bclk: IOMUXC_ECSPI1_MOSI_SAI_RX_BCLK_SAI5_RX_BCLK { + pinmux = <0x303301f8 3 0x303304d0 3 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x303305d8 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io6: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO6 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_i2c_scl_i2c1_scl: IOMUXC_ECSPI1_SCLK_I2C_SCL_I2C1_SCL { + pinmux = <0x303301f4 2 0x3033055c 2 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_sai_rx_sync_sai5_rx_sync: IOMUXC_ECSPI1_SCLK_SAI_RX_SYNC_SAI5_RX_SYNC { + pinmux = <0x303301f4 3 0x303304e4 3 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x30330564 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io9: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO9 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_i2c_sda_i2c2_sda: IOMUXC_ECSPI1_SS0_I2C_SDA_I2C2_SDA { + pinmux = <0x30330200 2 0x30330560 2 0x30330468>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x303305c4 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io8: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO8 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_i2c_scl_i2c2_scl: IOMUXC_ECSPI1_MISO_I2C_SCL_I2C2_SCL { + pinmux = <0x303301fc 2 0x303305d0 2 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_sai_rx_data_sai5_rx_data0: IOMUXC_ECSPI1_MISO_SAI_RX_DATA_SAI5_RX_DATA0 { + pinmux = <0x303301fc 3 0x303304d4 3 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x303305a8 0 0x30330460>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x303305c4 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io8: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO8 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_i2c_scl_i2c2_scl: IOMUXC_ECSPI1_MISO_I2C_SCL_I2C2_SCL { + pinmux = <0x303301fc 2 0x303305d0 2 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_sai_rx_data_sai5_rx_data0: IOMUXC_ECSPI1_MISO_SAI_RX_DATA_SAI5_RX_DATA0 { + pinmux = <0x303301fc 3 0x303304d4 3 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x303305a8 0 0x30330460>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x303305c4 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io8: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO8 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_i2c_scl_i2c2_scl: IOMUXC_ECSPI1_MISO_I2C_SCL_I2C2_SCL { + pinmux = <0x303301fc 2 0x303305d0 2 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_sai_rx_data_sai5_rx_data0: IOMUXC_ECSPI1_MISO_SAI_RX_DATA_SAI5_RX_DATA0 { + pinmux = <0x303301fc 3 0x303304d4 3 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x303305a8 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io7: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO7 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_i2c_sda_i2c1_sda: IOMUXC_ECSPI1_MOSI_I2C_SDA_I2C1_SDA { + pinmux = <0x303301f8 2 0x3033056c 2 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_sai_rx_bclk_sai5_rx_bclk: IOMUXC_ECSPI1_MOSI_SAI_RX_BCLK_SAI5_RX_BCLK { + pinmux = <0x303301f8 3 0x303304d0 3 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x303305d8 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io6: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO6 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_i2c_scl_i2c1_scl: IOMUXC_ECSPI1_SCLK_I2C_SCL_I2C1_SCL { + pinmux = <0x303301f4 2 0x3033055c 2 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_sai_rx_sync_sai5_rx_sync: IOMUXC_ECSPI1_SCLK_SAI_RX_SYNC_SAI5_RX_SYNC { + pinmux = <0x303301f4 3 0x303304e4 3 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x30330564 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io9: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO9 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_i2c_sda_i2c2_sda: IOMUXC_ECSPI1_SS0_I2C_SDA_I2C2_SDA { + pinmux = <0x30330200 2 0x30330560 2 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_sai_rx_data_sai5_rx_data1: IOMUXC_ECSPI1_SS0_SAI_RX_DATA_SAI5_RX_DATA1 { + pinmux = <0x30330200 3 0x303304d8 2 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_sai_tx_sync_sai5_tx_sync: IOMUXC_ECSPI1_SS0_SAI_TX_SYNC_SAI5_TX_SYNC { + pinmux = <0x30330200 4 0x303304ec 3 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_cts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_CTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_rts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_RTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x30330500 1 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ecspi_miso_ecspi2_miso: IOMUXC_ECSPI2_MISO_ECSPI_MISO_ECSPI2_MISO { + pinmux = <0x3033020c 0 0x30330578 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_gpio_io_gpio5_io12: IOMUXC_ECSPI2_MISO_GPIO_IO_GPIO5_IO12 { + pinmux = <0x3033020c 5 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_i2c_scl_i2c4_scl: IOMUXC_ECSPI2_MISO_I2C_SCL_I2C4_SCL { + pinmux = <0x3033020c 2 0x303305d4 3 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_sai_mclk_sai5_mclk: IOMUXC_ECSPI2_MISO_SAI_MCLK_SAI5_MCLK { + pinmux = <0x3033020c 3 0x30330594 4 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_uart_cts_b_uart4_cts_b: IOMUXC_ECSPI2_MISO_UART_CTS_B_UART4_CTS_B { + pinmux = <0x3033020c 1 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_uart_rts_b_uart4_cts_b: IOMUXC_ECSPI2_MISO_UART_RTS_B_UART4_CTS_B { + pinmux = <0x3033020c 1 0x30330508 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_ecspi_mosi_ecspi2_mosi: IOMUXC_ECSPI2_MOSI_ECSPI_MOSI_ECSPI2_MOSI { + pinmux = <0x30330208 0 0x30330590 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_gpio_io_gpio5_io11: IOMUXC_ECSPI2_MOSI_GPIO_IO_GPIO5_IO11 { + pinmux = <0x30330208 5 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_i2c_sda_i2c3_sda: IOMUXC_ECSPI2_MOSI_I2C_SDA_I2C3_SDA { + pinmux = <0x30330208 2 0x303305bc 4 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_sai_rx_data_sai5_rx_data3: IOMUXC_ECSPI2_MOSI_SAI_RX_DATA_SAI5_RX_DATA3 { + pinmux = <0x30330208 3 0x303304e0 2 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_sai_tx_data_sai5_tx_data0: IOMUXC_ECSPI2_MOSI_SAI_TX_DATA_SAI5_TX_DATA0 { + pinmux = <0x30330208 4 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_uart_rx_uart4_tx: IOMUXC_ECSPI2_MOSI_UART_RX_UART4_TX { + pinmux = <0x30330208 1 0x3033050c 1 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_uart_tx_uart4_tx: IOMUXC_ECSPI2_MOSI_UART_TX_UART4_TX { + pinmux = <0x30330208 1 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_ecspi_sclk_ecspi2_sclk: IOMUXC_ECSPI2_SCLK_ECSPI_SCLK_ECSPI2_SCLK { + pinmux = <0x30330204 0 0x30330580 0 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_gpio_io_gpio5_io10: IOMUXC_ECSPI2_SCLK_GPIO_IO_GPIO5_IO10 { + pinmux = <0x30330204 5 0x0 0 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_i2c_scl_i2c3_scl: IOMUXC_ECSPI2_SCLK_I2C_SCL_I2C3_SCL { + pinmux = <0x30330204 2 0x30330588 4 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_sai_rx_data_sai5_rx_data2: IOMUXC_ECSPI2_SCLK_SAI_RX_DATA_SAI5_RX_DATA2 { + pinmux = <0x30330204 3 0x303304dc 2 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_sai_tx_bclk_sai5_tx_bclk: IOMUXC_ECSPI2_SCLK_SAI_TX_BCLK_SAI5_TX_BCLK { + pinmux = <0x30330204 4 0x303304e8 3 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_uart_rx_uart4_rx: IOMUXC_ECSPI2_SCLK_UART_RX_UART4_RX { + pinmux = <0x30330204 1 0x3033050c 0 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_uart_tx_uart4_rx: IOMUXC_ECSPI2_SCLK_UART_TX_UART4_RX { + pinmux = <0x30330204 1 0x0 0 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_ecspi_ss_ecspi2_ss0: IOMUXC_ECSPI2_SS0_ECSPI_SS_ECSPI2_SS0 { + pinmux = <0x30330210 0 0x30330570 0 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_gpio_io_gpio5_io13: IOMUXC_ECSPI2_SS0_GPIO_IO_GPIO5_IO13 { + pinmux = <0x30330210 5 0x0 0 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_i2c_sda_i2c4_sda: IOMUXC_ECSPI2_SS0_I2C_SDA_I2C4_SDA { + pinmux = <0x30330210 2 0x3033058c 5 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_uart_cts_b_uart4_rts_b: IOMUXC_ECSPI2_SS0_UART_CTS_B_UART4_RTS_B { + pinmux = <0x30330210 1 0x0 0 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_uart_rts_b_uart4_rts_b: IOMUXC_ECSPI2_SS0_UART_RTS_B_UART4_RTS_B { + pinmux = <0x30330210 1 0x30330508 1 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_enet_mdc_enet1_mdc: IOMUXC_ENET_MDC_ENET_MDC_ENET1_MDC { + pinmux = <0x30330068 0 0x0 0 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_gpio_io_gpio1_io16: IOMUXC_ENET_MDC_GPIO_IO_GPIO1_IO16 { + pinmux = <0x30330068 5 0x0 0 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_pdm_bit_stream_pdm_bit_stream3: IOMUXC_ENET_MDC_PDM_BIT_STREAM_PDM_BIT_STREAM3 { + pinmux = <0x30330068 3 0x30330540 1 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_sai_tx_data_sai6_tx_data0: IOMUXC_ENET_MDC_SAI_TX_DATA_SAI6_TX_DATA0 { + pinmux = <0x30330068 2 0x0 0 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_spdif_out_spdif1_out: IOMUXC_ENET_MDC_SPDIF_OUT_SPDIF1_OUT { + pinmux = <0x30330068 4 0x0 0 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_usdhc_strobe_usdhc3_strobe: IOMUXC_ENET_MDC_USDHC_STROBE_USDHC3_STROBE { + pinmux = <0x30330068 6 0x3033059c 1 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_enet_mdio_enet1_mdio: IOMUXC_ENET_MDIO_ENET_MDIO_ENET1_MDIO { + pinmux = <0x3033006c 0 0x303304c0 1 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_gpio_io_gpio1_io17: IOMUXC_ENET_MDIO_GPIO_IO_GPIO1_IO17 { + pinmux = <0x3033006c 5 0x0 0 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_pdm_bit_stream_pdm_bit_stream2: IOMUXC_ENET_MDIO_PDM_BIT_STREAM_PDM_BIT_STREAM2 { + pinmux = <0x3033006c 3 0x3033053c 1 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_sai_tx_sync_sai6_tx_sync: IOMUXC_ENET_MDIO_SAI_TX_SYNC_SAI6_TX_SYNC { + pinmux = <0x3033006c 2 0x0 0 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_spdif_in_spdif1_in: IOMUXC_ENET_MDIO_SPDIF_IN_SPDIF1_IN { + pinmux = <0x3033006c 4 0x303305cc 1 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_usdhc_data_usdhc3_data5: IOMUXC_ENET_MDIO_USDHC_DATA_USDHC3_DATA5 { + pinmux = <0x3033006c 6 0x30330550 1 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_rd0_enet_rgmii_rd_enet1_rgmii_rd0: IOMUXC_ENET_RD0_ENET_RGMII_RD_ENET1_RGMII_RD0 { + pinmux = <0x30330090 0 0x3033057c 0 0x303302f8>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x303305c4 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io8: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO8 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_i2c_scl_i2c2_scl: IOMUXC_ECSPI1_MISO_I2C_SCL_I2C2_SCL { + pinmux = <0x303301fc 2 0x303305d0 2 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_sai_rx_data_sai5_rx_data0: IOMUXC_ECSPI1_MISO_SAI_RX_DATA_SAI5_RX_DATA0 { + pinmux = <0x303301fc 3 0x303304d4 3 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x303305a8 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io7: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO7 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_i2c_sda_i2c1_sda: IOMUXC_ECSPI1_MOSI_I2C_SDA_I2C1_SDA { + pinmux = <0x303301f8 2 0x3033056c 2 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_sai_rx_bclk_sai5_rx_bclk: IOMUXC_ECSPI1_MOSI_SAI_RX_BCLK_SAI5_RX_BCLK { + pinmux = <0x303301f8 3 0x303304d0 3 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x303305d8 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io6: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO6 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_i2c_scl_i2c1_scl: IOMUXC_ECSPI1_SCLK_I2C_SCL_I2C1_SCL { + pinmux = <0x303301f4 2 0x3033055c 2 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_sai_rx_sync_sai5_rx_sync: IOMUXC_ECSPI1_SCLK_SAI_RX_SYNC_SAI5_RX_SYNC { + pinmux = <0x303301f4 3 0x303304e4 3 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x30330564 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io9: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO9 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_i2c_sda_i2c2_sda: IOMUXC_ECSPI1_SS0_I2C_SDA_I2C2_SDA { + pinmux = <0x30330200 2 0x30330560 2 0x30330468>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x303305c4 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io8: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO8 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_i2c_scl_i2c2_scl: IOMUXC_ECSPI1_MISO_I2C_SCL_I2C2_SCL { + pinmux = <0x303301fc 2 0x303305d0 2 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_sai_rx_data_sai5_rx_data0: IOMUXC_ECSPI1_MISO_SAI_RX_DATA_SAI5_RX_DATA0 { + pinmux = <0x303301fc 3 0x303304d4 3 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x303305a8 0 0x30330460>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x303305c4 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io8: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO8 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_i2c_scl_i2c2_scl: IOMUXC_ECSPI1_MISO_I2C_SCL_I2C2_SCL { + pinmux = <0x303301fc 2 0x303305d0 2 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_sai_rx_data_sai5_rx_data0: IOMUXC_ECSPI1_MISO_SAI_RX_DATA_SAI5_RX_DATA0 { + pinmux = <0x303301fc 3 0x303304d4 3 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x303305a8 0 0x30330460>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330254>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_i2c_scl_i2c1_scl: IOMUXC_BOOT_MODE2_I2C_SCL_I2C1_SCL { + pinmux = <0x30330020 1 0x3033055c 3 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode2_src_boot_mode_src_boot_mode2: IOMUXC_BOOT_MODE2_SRC_BOOT_MODE_SRC_BOOT_MODE2 { + pinmux = <0x30330020 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_i2c_sda_i2c1_sda: IOMUXC_BOOT_MODE3_I2C_SDA_I2C1_SDA { + pinmux = <0x30330024 1 0x3033056c 3 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_boot_mode3_src_boot_mode_src_boot_mode3: IOMUXC_BOOT_MODE3_SRC_BOOT_MODE_SRC_BOOT_MODE3 { + pinmux = <0x30330024 0 0x0 0 0x30330260>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x303305c4 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io8: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO8 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_i2c_scl_i2c2_scl: IOMUXC_ECSPI1_MISO_I2C_SCL_I2C2_SCL { + pinmux = <0x303301fc 2 0x303305d0 2 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_sai_rx_data_sai5_rx_data0: IOMUXC_ECSPI1_MISO_SAI_RX_DATA_SAI5_RX_DATA0 { + pinmux = <0x303301fc 3 0x303304d4 3 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x303305a8 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io7: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO7 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_i2c_sda_i2c1_sda: IOMUXC_ECSPI1_MOSI_I2C_SDA_I2C1_SDA { + pinmux = <0x303301f8 2 0x3033056c 2 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_sai_rx_bclk_sai5_rx_bclk: IOMUXC_ECSPI1_MOSI_SAI_RX_BCLK_SAI5_RX_BCLK { + pinmux = <0x303301f8 3 0x303304d0 3 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x303305d8 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io6: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO6 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_i2c_scl_i2c1_scl: IOMUXC_ECSPI1_SCLK_I2C_SCL_I2C1_SCL { + pinmux = <0x303301f4 2 0x3033055c 2 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_sai_rx_sync_sai5_rx_sync: IOMUXC_ECSPI1_SCLK_SAI_RX_SYNC_SAI5_RX_SYNC { + pinmux = <0x303301f4 3 0x303304e4 3 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x30330564 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io9: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO9 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_i2c_sda_i2c2_sda: IOMUXC_ECSPI1_SS0_I2C_SDA_I2C2_SDA { + pinmux = <0x30330200 2 0x30330560 2 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_sai_rx_data_sai5_rx_data1: IOMUXC_ECSPI1_SS0_SAI_RX_DATA_SAI5_RX_DATA1 { + pinmux = <0x30330200 3 0x303304d8 2 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_sai_tx_sync_sai5_tx_sync: IOMUXC_ECSPI1_SS0_SAI_TX_SYNC_SAI5_TX_SYNC { + pinmux = <0x30330200 4 0x303304ec 3 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_cts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_CTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_rts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_RTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x30330500 1 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ecspi_miso_ecspi2_miso: IOMUXC_ECSPI2_MISO_ECSPI_MISO_ECSPI2_MISO { + pinmux = <0x3033020c 0 0x30330578 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_gpio_io_gpio5_io12: IOMUXC_ECSPI2_MISO_GPIO_IO_GPIO5_IO12 { + pinmux = <0x3033020c 5 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_i2c_scl_i2c4_scl: IOMUXC_ECSPI2_MISO_I2C_SCL_I2C4_SCL { + pinmux = <0x3033020c 2 0x303305d4 3 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_sai_mclk_sai5_mclk: IOMUXC_ECSPI2_MISO_SAI_MCLK_SAI5_MCLK { + pinmux = <0x3033020c 3 0x30330594 4 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_uart_cts_b_uart4_cts_b: IOMUXC_ECSPI2_MISO_UART_CTS_B_UART4_CTS_B { + pinmux = <0x3033020c 1 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_uart_rts_b_uart4_cts_b: IOMUXC_ECSPI2_MISO_UART_RTS_B_UART4_CTS_B { + pinmux = <0x3033020c 1 0x30330508 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_ecspi_mosi_ecspi2_mosi: IOMUXC_ECSPI2_MOSI_ECSPI_MOSI_ECSPI2_MOSI { + pinmux = <0x30330208 0 0x30330590 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_gpio_io_gpio5_io11: IOMUXC_ECSPI2_MOSI_GPIO_IO_GPIO5_IO11 { + pinmux = <0x30330208 5 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_i2c_sda_i2c3_sda: IOMUXC_ECSPI2_MOSI_I2C_SDA_I2C3_SDA { + pinmux = <0x30330208 2 0x303305bc 4 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_sai_rx_data_sai5_rx_data3: IOMUXC_ECSPI2_MOSI_SAI_RX_DATA_SAI5_RX_DATA3 { + pinmux = <0x30330208 3 0x303304e0 2 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_sai_tx_data_sai5_tx_data0: IOMUXC_ECSPI2_MOSI_SAI_TX_DATA_SAI5_TX_DATA0 { + pinmux = <0x30330208 4 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_uart_rx_uart4_tx: IOMUXC_ECSPI2_MOSI_UART_RX_UART4_TX { + pinmux = <0x30330208 1 0x3033050c 1 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_uart_tx_uart4_tx: IOMUXC_ECSPI2_MOSI_UART_TX_UART4_TX { + pinmux = <0x30330208 1 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_ecspi_sclk_ecspi2_sclk: IOMUXC_ECSPI2_SCLK_ECSPI_SCLK_ECSPI2_SCLK { + pinmux = <0x30330204 0 0x30330580 0 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_gpio_io_gpio5_io10: IOMUXC_ECSPI2_SCLK_GPIO_IO_GPIO5_IO10 { + pinmux = <0x30330204 5 0x0 0 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_i2c_scl_i2c3_scl: IOMUXC_ECSPI2_SCLK_I2C_SCL_I2C3_SCL { + pinmux = <0x30330204 2 0x30330588 4 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_sai_rx_data_sai5_rx_data2: IOMUXC_ECSPI2_SCLK_SAI_RX_DATA_SAI5_RX_DATA2 { + pinmux = <0x30330204 3 0x303304dc 2 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_sai_tx_bclk_sai5_tx_bclk: IOMUXC_ECSPI2_SCLK_SAI_TX_BCLK_SAI5_TX_BCLK { + pinmux = <0x30330204 4 0x303304e8 3 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_uart_rx_uart4_rx: IOMUXC_ECSPI2_SCLK_UART_RX_UART4_RX { + pinmux = <0x30330204 1 0x3033050c 0 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_uart_tx_uart4_rx: IOMUXC_ECSPI2_SCLK_UART_TX_UART4_RX { + pinmux = <0x30330204 1 0x0 0 0x3033046c>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_ecspi_ss_ecspi2_ss0: IOMUXC_ECSPI2_SS0_ECSPI_SS_ECSPI2_SS0 { + pinmux = <0x30330210 0 0x30330570 0 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_gpio_io_gpio5_io13: IOMUXC_ECSPI2_SS0_GPIO_IO_GPIO5_IO13 { + pinmux = <0x30330210 5 0x0 0 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_i2c_sda_i2c4_sda: IOMUXC_ECSPI2_SS0_I2C_SDA_I2C4_SDA { + pinmux = <0x30330210 2 0x3033058c 5 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_uart_cts_b_uart4_rts_b: IOMUXC_ECSPI2_SS0_UART_CTS_B_UART4_RTS_B { + pinmux = <0x30330210 1 0x0 0 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_ss0_uart_rts_b_uart4_rts_b: IOMUXC_ECSPI2_SS0_UART_RTS_B_UART4_RTS_B { + pinmux = <0x30330210 1 0x30330508 1 0x30330478>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_enet_mdc_enet1_mdc: IOMUXC_ENET_MDC_ENET_MDC_ENET1_MDC { + pinmux = <0x30330068 0 0x0 0 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_gpio_io_gpio1_io16: IOMUXC_ENET_MDC_GPIO_IO_GPIO1_IO16 { + pinmux = <0x30330068 5 0x0 0 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_pdm_bit_stream_pdm_bit_stream3: IOMUXC_ENET_MDC_PDM_BIT_STREAM_PDM_BIT_STREAM3 { + pinmux = <0x30330068 3 0x30330540 1 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_sai_tx_data_sai6_tx_data0: IOMUXC_ENET_MDC_SAI_TX_DATA_SAI6_TX_DATA0 { + pinmux = <0x30330068 2 0x0 0 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_spdif_out_spdif1_out: IOMUXC_ENET_MDC_SPDIF_OUT_SPDIF1_OUT { + pinmux = <0x30330068 4 0x0 0 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdc_usdhc_strobe_usdhc3_strobe: IOMUXC_ENET_MDC_USDHC_STROBE_USDHC3_STROBE { + pinmux = <0x30330068 6 0x3033059c 1 0x303302d0>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_enet_mdio_enet1_mdio: IOMUXC_ENET_MDIO_ENET_MDIO_ENET1_MDIO { + pinmux = <0x3033006c 0 0x303304c0 1 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_gpio_io_gpio1_io17: IOMUXC_ENET_MDIO_GPIO_IO_GPIO1_IO17 { + pinmux = <0x3033006c 5 0x0 0 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_pdm_bit_stream_pdm_bit_stream2: IOMUXC_ENET_MDIO_PDM_BIT_STREAM_PDM_BIT_STREAM2 { + pinmux = <0x3033006c 3 0x3033053c 1 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_sai_tx_sync_sai6_tx_sync: IOMUXC_ENET_MDIO_SAI_TX_SYNC_SAI6_TX_SYNC { + pinmux = <0x3033006c 2 0x0 0 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_spdif_in_spdif1_in: IOMUXC_ENET_MDIO_SPDIF_IN_SPDIF1_IN { + pinmux = <0x3033006c 4 0x303305cc 1 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_mdio_usdhc_data_usdhc3_data5: IOMUXC_ENET_MDIO_USDHC_DATA_USDHC3_DATA5 { + pinmux = <0x3033006c 6 0x30330550 1 0x303302d4>; + }; + /omit-if-no-ref/ iomuxc_enet_rd0_enet_rgmii_rd_enet1_rgmii_rd0: IOMUXC_ENET_RD0_ENET_RGMII_RD_ENET1_RGMII_RD0 { + pinmux = <0x30330090 0 0x3033057c 0 0x303302f8>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io07: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO07 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io06: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO06 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_tx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_TX_UART3_RX { + pinmux = <0x303301f4 1 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_ecspi_ss_ecspi1_ss0: IOMUXC_ECSPI1_SS0_ECSPI_SS_ECSPI1_SS0 { + pinmux = <0x30330200 0 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_gpio_io_gpio5_io09: IOMUXC_ECSPI1_SS0_GPIO_IO_GPIO5_IO09 { + pinmux = <0x30330200 5 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_cts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_CTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x0 0 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_ss0_uart_rts_b_uart3_rts_b: IOMUXC_ECSPI1_SS0_UART_RTS_B_UART3_RTS_B { + pinmux = <0x30330200 1 0x30330500 1 0x30330468>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_ecspi_miso_ecspi2_miso: IOMUXC_ECSPI2_MISO_ECSPI_MISO_ECSPI2_MISO { + pinmux = <0x3033020c 0 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_gpio_io_gpio5_io12: IOMUXC_ECSPI2_MISO_GPIO_IO_GPIO5_IO12 { + pinmux = <0x3033020c 5 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_uart_cts_b_uart4_cts_b: IOMUXC_ECSPI2_MISO_UART_CTS_B_UART4_CTS_B { + pinmux = <0x3033020c 1 0x0 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_miso_uart_rts_b_uart4_cts_b: IOMUXC_ECSPI2_MISO_UART_RTS_B_UART4_CTS_B { + pinmux = <0x3033020c 1 0x30330508 0 0x30330474>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_ecspi_mosi_ecspi2_mosi: IOMUXC_ECSPI2_MOSI_ECSPI_MOSI_ECSPI2_MOSI { + pinmux = <0x30330208 0 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_gpio_io_gpio5_io11: IOMUXC_ECSPI2_MOSI_GPIO_IO_GPIO5_IO11 { + pinmux = <0x30330208 5 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_uart_rx_uart4_tx: IOMUXC_ECSPI2_MOSI_UART_RX_UART4_TX { + pinmux = <0x30330208 1 0x3033050c 1 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_mosi_uart_tx_uart4_tx: IOMUXC_ECSPI2_MOSI_UART_TX_UART4_TX { + pinmux = <0x30330208 1 0x0 0 0x30330470>; + }; + /omit-if-no-ref/ iomuxc_ecspi2_sclk_ecspi_sclk_ecspi2_sclk: IOMUXC_ECSPI2_SCLK_ECSPI_SCLK_ECSPI2_SCLK { + pinmux = <0x30330204 0 0x0 0 0x3033046c>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io07: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO07 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io06: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO06 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io07: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO07 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io06: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO06 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io07: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO07 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io06: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO06 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_boot_mode0_src_boot_mode_src_boot_mode0: IOMUXC_BOOT_MODE0_SRC_BOOT_MODE_SRC_BOOT_MODE0 { + pinmux = <0x0 0 0x0 0 0x30330258>; + }; + /omit-if-no-ref/ iomuxc_boot_mode1_src_boot_mode_src_boot_mode1: IOMUXC_BOOT_MODE1_SRC_BOOT_MODE_SRC_BOOT_MODE1 { + pinmux = <0x0 0 0x0 0 0x3033025c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_ecspi_miso_ecspi1_miso: IOMUXC_ECSPI1_MISO_ECSPI_MISO_ECSPI1_MISO { + pinmux = <0x303301fc 0 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_gpio_io_gpio5_io08: IOMUXC_ECSPI1_MISO_GPIO_IO_GPIO5_IO08 { + pinmux = <0x303301fc 5 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_cts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_CTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x0 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_miso_uart_rts_b_uart3_cts_b: IOMUXC_ECSPI1_MISO_UART_RTS_B_UART3_CTS_B { + pinmux = <0x303301fc 1 0x30330500 0 0x30330464>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_ecspi_mosi_ecspi1_mosi: IOMUXC_ECSPI1_MOSI_ECSPI_MOSI_ECSPI1_MOSI { + pinmux = <0x303301f8 0 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_gpio_io_gpio5_io07: IOMUXC_ECSPI1_MOSI_GPIO_IO_GPIO5_IO07 { + pinmux = <0x303301f8 5 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_rx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_RX_UART3_TX { + pinmux = <0x303301f8 1 0x30330504 1 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_mosi_uart_tx_uart3_tx: IOMUXC_ECSPI1_MOSI_UART_TX_UART3_TX { + pinmux = <0x303301f8 1 0x0 0 0x30330460>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_ecspi_sclk_ecspi1_sclk: IOMUXC_ECSPI1_SCLK_ECSPI_SCLK_ECSPI1_SCLK { + pinmux = <0x303301f4 0 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_gpio_io_gpio5_io06: IOMUXC_ECSPI1_SCLK_GPIO_IO_GPIO5_IO06 { + pinmux = <0x303301f4 5 0x0 0 0x3033045c>; + }; + /omit-if-no-ref/ iomuxc_ecspi1_sclk_uart_rx_uart3_rx: IOMUXC_ECSPI1_SCLK_UART_RX_UART3_RX { + pinmux = <0x303301f4 1 0x30330504 0 0x3033045c>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc1_ccm_clko1_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko1: IOMUXC1_CCM_CLKO1_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO1 { + pinmux = <0x443c0088 0 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko1_flexio_flexio_flexio1_flexio26: IOMUXC1_CCM_CLKO1_FLEXIO_FLEXIO_FLEXIO1_FLEXIO26 { + pinmux = <0x443c0088 4 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko1_gpio_io_gpio3_io26: IOMUXC1_CCM_CLKO1_GPIO_IO_GPIO3_IO26 { + pinmux = <0x443c0088 5 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko2: IOMUXC1_CCM_CLKO2_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO2 { + pinmux = <0x443c008c 0 0x0 0 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_flexio_flexio_flexio1_flexio27: IOMUXC1_CCM_CLKO2_FLEXIO_FLEXIO_FLEXIO1_FLEXIO27 { + pinmux = <0x443c008c 4 0x443c03c8 1 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_gpio_io_gpio3_io27: IOMUXC1_CCM_CLKO2_GPIO_IO_GPIO3_IO27 { + pinmux = <0x443c008c 5 0x0 0 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko3: IOMUXC1_CCM_CLKO3_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO3 { + pinmux = <0x443c0090 0 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_flexio_flexio_flexio2_flexio28: IOMUXC1_CCM_CLKO3_FLEXIO_FLEXIO_FLEXIO2_FLEXIO28 { + pinmux = <0x443c0090 4 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_gpio_io_gpio4_io28: IOMUXC1_CCM_CLKO3_GPIO_IO_GPIO4_IO28 { + pinmux = <0x443c0090 5 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko4: IOMUXC1_CCM_CLKO4_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO4 { + pinmux = <0x443c0094 0 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_flexio_flexio_flexio2_flexio29: IOMUXC1_CCM_CLKO4_FLEXIO_FLEXIO_FLEXIO2_FLEXIO29 { + pinmux = <0x443c0094 4 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_gpio_io_gpio4_io29: IOMUXC1_CCM_CLKO4_GPIO_IO_GPIO4_IO29 { + pinmux = <0x443c0094 5 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_flexio_flexio_flexio1_flexio30: IOMUXC1_DAP_TCLK_SWCLK_FLEXIO_FLEXIO_FLEXIO1_FLEXIO30 { + pinmux = <0x443c0008 4 0x0 0 0x443c01b8>; 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+ /omit-if-no-ref/ iomuxc1_enet1_mdc_flexio_flexio_flexio2_flexio00: IOMUXC1_ENET1_MDC_FLEXIO_FLEXIO_FLEXIO2_FLEXIO00 { + pinmux = <0x443c0098 4 0x0 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdc_gpio_io_gpio4_io00: IOMUXC1_ENET1_MDC_GPIO_IO_GPIO4_IO00 { + pinmux = <0x443c0098 5 0x0 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdc_hsiomix_otg_id_hsiomix_otg_id1: IOMUXC1_ENET1_MDC_HSIOMIX_OTG_ID_HSIOMIX_OTG_ID1 { + pinmux = <0x443c0098 3 0x0 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdc_i3c_scl_i3c2_scl: IOMUXC1_ENET1_MDC_I3C_SCL_I3C2_SCL { + pinmux = <0x443c0098 2 0x443c03cc 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdc_lpuart_dcb_b_lpuart3_dcb_b: IOMUXC1_ENET1_MDC_LPUART_DCB_B_LPUART3_DCB_B { + pinmux = <0x443c0098 1 0x0 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdio_enet_qos_mdio_enet_qos_mdio: IOMUXC1_ENET1_MDIO_ENET_QOS_MDIO_ENET_QOS_MDIO { + pinmux = <0x443c009c 0 0x0 0 0x443c024c>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdio_flexio_flexio_flexio2_flexio01: IOMUXC1_ENET1_MDIO_FLEXIO_FLEXIO_FLEXIO2_FLEXIO01 { + pinmux = <0x443c009c 4 0x0 0 0x443c024c>; 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+ }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_gpio_io_gpio1_io04: IOMUXC1_UART1_RXD_GPIO_IO_GPIO1_IO04 { + pinmux = <0x443c0180 5 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_lpspi_sin_lpspi2_sin: IOMUXC1_UART1_RXD_LPSPI_SIN_LPSPI2_SIN { + pinmux = <0x443c0180 2 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_lpuart_rx_lpuart1_rx: IOMUXC1_UART1_RXD_LPUART_RX_LPUART1_RX { + pinmux = <0x443c0180 0 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_s400_uart_rx_s400_uart_rx: IOMUXC1_UART1_RXD_S400_UART_RX_S400_UART_RX { + pinmux = <0x443c0180 1 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_tpm_ch_tpm1_ch0: IOMUXC1_UART1_RXD_TPM_CH_TPM1_CH0 { + pinmux = <0x443c0180 3 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_gpio_io_gpio1_io05: IOMUXC1_UART1_TXD_GPIO_IO_GPIO1_IO05 { + pinmux = <0x443c0184 5 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_lpspi_pcs_lpspi2_pcs0: IOMUXC1_UART1_TXD_LPSPI_PCS_LPSPI2_PCS0 { + pinmux = <0x443c0184 2 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_lpuart_tx_lpuart1_tx: IOMUXC1_UART1_TXD_LPUART_TX_LPUART1_TX { + pinmux = <0x443c0184 0 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_s400_uart_tx_s400_uart_tx: IOMUXC1_UART1_TXD_S400_UART_TX_S400_UART_TX { + pinmux = <0x443c0184 1 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_tpm_ch_tpm1_ch1: IOMUXC1_UART1_TXD_TPM_CH_TPM1_CH1 { + pinmux = <0x443c0184 3 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_gpio_io_gpio1_io06: IOMUXC1_UART2_RXD_GPIO_IO_GPIO1_IO06 { + pinmux = <0x443c0188 5 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_lpspi_sout_lpspi2_sout: IOMUXC1_UART2_RXD_LPSPI_SOUT_LPSPI2_SOUT { + pinmux = <0x443c0188 2 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_lpuart_cts_b_lpuart1_cts_b: IOMUXC1_UART2_RXD_LPUART_CTS_B_LPUART1_CTS_B { + pinmux = <0x443c0188 1 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_lpuart_rx_lpuart2_rx: IOMUXC1_UART2_RXD_LPUART_RX_LPUART2_RX { + pinmux = <0x443c0188 0 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_sai_mclk_sai1_mclk: IOMUXC1_UART2_RXD_SAI_MCLK_SAI1_MCLK { + pinmux = <0x443c0188 4 0x443c0448 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_tpm_ch_tpm1_ch2: IOMUXC1_UART2_RXD_TPM_CH_TPM1_CH2 { + pinmux = <0x443c0188 3 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_gpio_io_gpio1_io07: IOMUXC1_UART2_TXD_GPIO_IO_GPIO1_IO07 { + pinmux = <0x443c018c 5 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_lpspi_sck_lpspi2_sck: IOMUXC1_UART2_TXD_LPSPI_SCK_LPSPI2_SCK { + pinmux = <0x443c018c 2 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_lpuart_rts_b_lpuart1_rts_b: IOMUXC1_UART2_TXD_LPUART_RTS_B_LPUART1_RTS_B { + pinmux = <0x443c018c 1 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_lpuart_tx_lpuart2_tx: IOMUXC1_UART2_TXD_LPUART_TX_LPUART2_TX { + pinmux = <0x443c018c 0 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_tpm_ch_tpm1_ch3: IOMUXC1_UART2_TXD_TPM_CH_TPM1_CH3 { + pinmux = <0x443c018c 3 0x0 0 0x443c033c>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc1_ccm_clko1_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko1: IOMUXC1_CCM_CLKO1_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO1 { + pinmux = <0x443c0088 0 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko1_flexio_flexio_flexio1_flexio26: IOMUXC1_CCM_CLKO1_FLEXIO_FLEXIO_FLEXIO1_FLEXIO26 { + pinmux = <0x443c0088 4 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko1_gpio_io_gpio3_io26: IOMUXC1_CCM_CLKO1_GPIO_IO_GPIO3_IO26 { + pinmux = <0x443c0088 5 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko2: IOMUXC1_CCM_CLKO2_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO2 { + pinmux = <0x443c008c 0 0x0 0 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_flexio_flexio_flexio1_flexio27: IOMUXC1_CCM_CLKO2_FLEXIO_FLEXIO_FLEXIO1_FLEXIO27 { + pinmux = <0x443c008c 4 0x443c03c8 1 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_gpio_io_gpio3_io27: IOMUXC1_CCM_CLKO2_GPIO_IO_GPIO3_IO27 { + pinmux = <0x443c008c 5 0x0 0 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko3: IOMUXC1_CCM_CLKO3_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO3 { + pinmux = <0x443c0090 0 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_flexio_flexio_flexio2_flexio28: IOMUXC1_CCM_CLKO3_FLEXIO_FLEXIO_FLEXIO2_FLEXIO28 { + pinmux = <0x443c0090 4 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_gpio_io_gpio4_io28: IOMUXC1_CCM_CLKO3_GPIO_IO_GPIO4_IO28 { + pinmux = <0x443c0090 5 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko4: IOMUXC1_CCM_CLKO4_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO4 { + pinmux = <0x443c0094 0 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_flexio_flexio_flexio2_flexio29: IOMUXC1_CCM_CLKO4_FLEXIO_FLEXIO_FLEXIO2_FLEXIO29 { + pinmux = <0x443c0094 4 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_gpio_io_gpio4_io29: IOMUXC1_CCM_CLKO4_GPIO_IO_GPIO4_IO29 { + pinmux = <0x443c0094 5 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_flexio_flexio_flexio1_flexio30: IOMUXC1_DAP_TCLK_SWCLK_FLEXIO_FLEXIO_FLEXIO1_FLEXIO30 { + pinmux = <0x443c0008 4 0x0 0 0x443c01b8>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_gpio_io_gpio3_io30: IOMUXC1_DAP_TCLK_SWCLK_GPIO_IO_GPIO3_IO30 { + pinmux = <0x443c0008 5 0x0 0 0x443c01b8>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_jtag_mux_tck_jtag_mux_tck: IOMUXC1_DAP_TCLK_SWCLK_JTAG_MUX_TCK_JTAG_MUX_TCK { + pinmux = <0x443c0008 0 0x443c03d4 0 0x443c01b8>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_lpuart_cts_b_lpuart5_cts_b: IOMUXC1_DAP_TCLK_SWCLK_LPUART_CTS_B_LPUART5_CTS_B { + pinmux = <0x443c0008 6 0x443c042c 0 0x443c01b8>; + }; + /omit-if-no-ref/ iomuxc1_dap_tdi_can_tx_can2_tx: IOMUXC1_DAP_TDI_CAN_TX_CAN2_TX { + pinmux = <0x443c0000 3 0x0 0 0x443c01b0>; + }; + /omit-if-no-ref/ iomuxc1_dap_tdi_flexio_flexio_flexio2_flexio30: IOMUXC1_DAP_TDI_FLEXIO_FLEXIO_FLEXIO2_FLEXIO30 { + pinmux = <0x443c0000 4 0x0 0 0x443c01b0>; + }; + /omit-if-no-ref/ iomuxc1_dap_tdi_gpio_io_gpio3_io28: IOMUXC1_DAP_TDI_GPIO_IO_GPIO3_IO28 { + pinmux = <0x443c0000 5 0x0 0 0x443c01b0>; + }; + /omit-if-no-ref/ iomuxc1_dap_tdi_jtag_mux_tdi_jtag_mux_tdi: IOMUXC1_DAP_TDI_JTAG_MUX_TDI_JTAG_MUX_TDI { + pinmux = <0x443c0000 0 0x443c03d8 0 0x443c01b0>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc1_ccm_clko1_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko1: IOMUXC1_CCM_CLKO1_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO1 { + pinmux = <0x443c0088 0 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko1_flexio_flexio_flexio1_flexio26: IOMUXC1_CCM_CLKO1_FLEXIO_FLEXIO_FLEXIO1_FLEXIO26 { + pinmux = <0x443c0088 4 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko1_gpio_io_gpio3_io26: IOMUXC1_CCM_CLKO1_GPIO_IO_GPIO3_IO26 { + pinmux = <0x443c0088 5 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko2: IOMUXC1_CCM_CLKO2_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO2 { + pinmux = <0x443c008c 0 0x0 0 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_flexio_flexio_flexio1_flexio27: IOMUXC1_CCM_CLKO2_FLEXIO_FLEXIO_FLEXIO1_FLEXIO27 { + pinmux = <0x443c008c 4 0x443c03c8 1 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_gpio_io_gpio3_io27: IOMUXC1_CCM_CLKO2_GPIO_IO_GPIO3_IO27 { + pinmux = <0x443c008c 5 0x0 0 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko3: IOMUXC1_CCM_CLKO3_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO3 { + pinmux = <0x443c0090 0 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_flexio_flexio_flexio2_flexio28: IOMUXC1_CCM_CLKO3_FLEXIO_FLEXIO_FLEXIO2_FLEXIO28 { + pinmux = <0x443c0090 4 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_gpio_io_gpio4_io28: IOMUXC1_CCM_CLKO3_GPIO_IO_GPIO4_IO28 { + pinmux = <0x443c0090 5 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko4: IOMUXC1_CCM_CLKO4_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO4 { + pinmux = <0x443c0094 0 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_flexio_flexio_flexio2_flexio29: IOMUXC1_CCM_CLKO4_FLEXIO_FLEXIO_FLEXIO2_FLEXIO29 { + pinmux = <0x443c0094 4 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_gpio_io_gpio4_io29: IOMUXC1_CCM_CLKO4_GPIO_IO_GPIO4_IO29 { + pinmux = <0x443c0094 5 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_flexio_flexio_flexio1_flexio30: IOMUXC1_DAP_TCLK_SWCLK_FLEXIO_FLEXIO_FLEXIO1_FLEXIO30 { + pinmux = <0x443c0008 4 0x0 0 0x443c01b8>; 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+ /omit-if-no-ref/ iomuxc1_enet1_mdc_flexio_flexio_flexio2_flexio00: IOMUXC1_ENET1_MDC_FLEXIO_FLEXIO_FLEXIO2_FLEXIO00 { + pinmux = <0x443c0098 4 0x0 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdc_gpio_io_gpio4_io00: IOMUXC1_ENET1_MDC_GPIO_IO_GPIO4_IO00 { + pinmux = <0x443c0098 5 0x0 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdc_hsiomix_otg_id_hsiomix_otg_id1: IOMUXC1_ENET1_MDC_HSIOMIX_OTG_ID_HSIOMIX_OTG_ID1 { + pinmux = <0x443c0098 3 0x0 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdc_i3c_scl_i3c2_scl: IOMUXC1_ENET1_MDC_I3C_SCL_I3C2_SCL { + pinmux = <0x443c0098 2 0x443c03cc 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdc_lpuart_dcb_b_lpuart3_dcb_b: IOMUXC1_ENET1_MDC_LPUART_DCB_B_LPUART3_DCB_B { + pinmux = <0x443c0098 1 0x0 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdio_enet_qos_mdio_enet_qos_mdio: IOMUXC1_ENET1_MDIO_ENET_QOS_MDIO_ENET_QOS_MDIO { + pinmux = <0x443c009c 0 0x0 0 0x443c024c>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdio_flexio_flexio_flexio2_flexio01: IOMUXC1_ENET1_MDIO_FLEXIO_FLEXIO_FLEXIO2_FLEXIO01 { + pinmux = <0x443c009c 4 0x0 0 0x443c024c>; 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+ }; + /omit-if-no-ref/ iomuxc1_sd3_data2_flexspi_a_data_flexspi1_a_data02: IOMUXC1_SD3_DATA2_FLEXSPI_A_DATA_FLEXSPI1_A_DATA02 { + pinmux = <0x443c0148 1 0x0 0 0x443c02f8>; + }; + /omit-if-no-ref/ iomuxc1_sd3_data2_gpio_io_gpio3_io24: IOMUXC1_SD3_DATA2_GPIO_IO_GPIO3_IO24 { + pinmux = <0x443c0148 5 0x0 0 0x443c02f8>; + }; + /omit-if-no-ref/ iomuxc1_sd3_data2_usdhc_data_usdhc3_data2: IOMUXC1_SD3_DATA2_USDHC_DATA_USDHC3_DATA2 { + pinmux = <0x443c0148 0 0x443c0468 1 0x443c02f8>; + }; + /omit-if-no-ref/ iomuxc1_sd3_data3_flexio_flexio_flexio1_flexio25: IOMUXC1_SD3_DATA3_FLEXIO_FLEXIO_FLEXIO1_FLEXIO25 { + pinmux = <0x443c014c 4 0x443c03c4 1 0x443c02fc>; + }; + /omit-if-no-ref/ iomuxc1_sd3_data3_flexspi_a_data_flexspi1_a_data03: IOMUXC1_SD3_DATA3_FLEXSPI_A_DATA_FLEXSPI1_A_DATA03 { + pinmux = <0x443c014c 1 0x0 0 0x443c02fc>; + }; + /omit-if-no-ref/ iomuxc1_sd3_data3_gpio_io_gpio3_io25: IOMUXC1_SD3_DATA3_GPIO_IO_GPIO3_IO25 { + pinmux = <0x443c014c 5 0x0 0 0x443c02fc>; + }; + /omit-if-no-ref/ iomuxc1_sd3_data3_usdhc_data_usdhc3_data3: IOMUXC1_SD3_DATA3_USDHC_DATA_USDHC3_DATA3 { + pinmux = <0x443c014c 0 0x443c046c 1 0x443c02fc>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_gpio_io_gpio1_io04: IOMUXC1_UART1_RXD_GPIO_IO_GPIO1_IO04 { + pinmux = <0x443c0180 5 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_lpspi_sin_lpspi2_sin: IOMUXC1_UART1_RXD_LPSPI_SIN_LPSPI2_SIN { + pinmux = <0x443c0180 2 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_lpuart_rx_lpuart1_rx: IOMUXC1_UART1_RXD_LPUART_RX_LPUART1_RX { + pinmux = <0x443c0180 0 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_s400_uart_rx_s400_uart_rx: IOMUXC1_UART1_RXD_S400_UART_RX_S400_UART_RX { + pinmux = <0x443c0180 1 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_tpm_ch_tpm1_ch0: IOMUXC1_UART1_RXD_TPM_CH_TPM1_CH0 { + pinmux = <0x443c0180 3 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_gpio_io_gpio1_io05: IOMUXC1_UART1_TXD_GPIO_IO_GPIO1_IO05 { + pinmux = <0x443c0184 5 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_lpspi_pcs_lpspi2_pcs0: IOMUXC1_UART1_TXD_LPSPI_PCS_LPSPI2_PCS0 { + pinmux = <0x443c0184 2 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_lpuart_tx_lpuart1_tx: IOMUXC1_UART1_TXD_LPUART_TX_LPUART1_TX { + pinmux = <0x443c0184 0 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_s400_uart_tx_s400_uart_tx: IOMUXC1_UART1_TXD_S400_UART_TX_S400_UART_TX { + pinmux = <0x443c0184 1 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_tpm_ch_tpm1_ch1: IOMUXC1_UART1_TXD_TPM_CH_TPM1_CH1 { + pinmux = <0x443c0184 3 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_gpio_io_gpio1_io06: IOMUXC1_UART2_RXD_GPIO_IO_GPIO1_IO06 { + pinmux = <0x443c0188 5 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_lpspi_sout_lpspi2_sout: IOMUXC1_UART2_RXD_LPSPI_SOUT_LPSPI2_SOUT { + pinmux = <0x443c0188 2 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_lpuart_cts_b_lpuart1_cts_b: IOMUXC1_UART2_RXD_LPUART_CTS_B_LPUART1_CTS_B { + pinmux = <0x443c0188 1 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_lpuart_rx_lpuart2_rx: IOMUXC1_UART2_RXD_LPUART_RX_LPUART2_RX { + pinmux = <0x443c0188 0 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_sai_mclk_sai1_mclk: IOMUXC1_UART2_RXD_SAI_MCLK_SAI1_MCLK { + pinmux = <0x443c0188 4 0x443c0448 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_tpm_ch_tpm1_ch2: IOMUXC1_UART2_RXD_TPM_CH_TPM1_CH2 { + pinmux = <0x443c0188 3 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_gpio_io_gpio1_io07: IOMUXC1_UART2_TXD_GPIO_IO_GPIO1_IO07 { + pinmux = <0x443c018c 5 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_lpspi_sck_lpspi2_sck: IOMUXC1_UART2_TXD_LPSPI_SCK_LPSPI2_SCK { + pinmux = <0x443c018c 2 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_lpuart_rts_b_lpuart1_rts_b: IOMUXC1_UART2_TXD_LPUART_RTS_B_LPUART1_RTS_B { + pinmux = <0x443c018c 1 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_lpuart_tx_lpuart2_tx: IOMUXC1_UART2_TXD_LPUART_TX_LPUART2_TX { + pinmux = <0x443c018c 0 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_tpm_ch_tpm1_ch3: IOMUXC1_UART2_TXD_TPM_CH_TPM1_CH3 { + pinmux = <0x443c018c 3 0x0 0 0x443c033c>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc1_ccm_clko1_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko1: IOMUXC1_CCM_CLKO1_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO1 { + pinmux = <0x443c0088 0 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko1_flexio_flexio_flexio1_flexio26: IOMUXC1_CCM_CLKO1_FLEXIO_FLEXIO_FLEXIO1_FLEXIO26 { + pinmux = <0x443c0088 4 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko1_gpio_io_gpio3_io26: IOMUXC1_CCM_CLKO1_GPIO_IO_GPIO3_IO26 { + pinmux = <0x443c0088 5 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko2: IOMUXC1_CCM_CLKO2_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO2 { + pinmux = <0x443c008c 0 0x0 0 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_flexio_flexio_flexio1_flexio27: IOMUXC1_CCM_CLKO2_FLEXIO_FLEXIO_FLEXIO1_FLEXIO27 { + pinmux = <0x443c008c 4 0x443c03c8 1 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_gpio_io_gpio3_io27: IOMUXC1_CCM_CLKO2_GPIO_IO_GPIO3_IO27 { + pinmux = <0x443c008c 5 0x0 0 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko3: IOMUXC1_CCM_CLKO3_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO3 { + pinmux = <0x443c0090 0 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_flexio_flexio_flexio2_flexio28: IOMUXC1_CCM_CLKO3_FLEXIO_FLEXIO_FLEXIO2_FLEXIO28 { + pinmux = <0x443c0090 4 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_gpio_io_gpio4_io28: IOMUXC1_CCM_CLKO3_GPIO_IO_GPIO4_IO28 { + pinmux = <0x443c0090 5 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko4: IOMUXC1_CCM_CLKO4_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO4 { + pinmux = <0x443c0094 0 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_flexio_flexio_flexio2_flexio29: IOMUXC1_CCM_CLKO4_FLEXIO_FLEXIO_FLEXIO2_FLEXIO29 { + pinmux = <0x443c0094 4 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_gpio_io_gpio4_io29: IOMUXC1_CCM_CLKO4_GPIO_IO_GPIO4_IO29 { + pinmux = <0x443c0094 5 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_flexio_flexio_flexio1_flexio30: IOMUXC1_DAP_TCLK_SWCLK_FLEXIO_FLEXIO_FLEXIO1_FLEXIO30 { + pinmux = <0x443c0008 4 0x0 0 0x443c01b8>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_gpio_io_gpio3_io30: IOMUXC1_DAP_TCLK_SWCLK_GPIO_IO_GPIO3_IO30 { + pinmux = <0x443c0008 5 0x0 0 0x443c01b8>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_jtag_mux_tck_jtag_mux_tck: IOMUXC1_DAP_TCLK_SWCLK_JTAG_MUX_TCK_JTAG_MUX_TCK { + pinmux = <0x443c0008 0 0x443c03d4 0 0x443c01b8>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_lpuart_cts_b_lpuart5_cts_b: IOMUXC1_DAP_TCLK_SWCLK_LPUART_CTS_B_LPUART5_CTS_B { + pinmux = <0x443c0008 6 0x443c042c 0 0x443c01b8>; + }; + /omit-if-no-ref/ iomuxc1_dap_tdi_can_tx_can2_tx: IOMUXC1_DAP_TDI_CAN_TX_CAN2_TX { + pinmux = <0x443c0000 3 0x0 0 0x443c01b0>; + }; + /omit-if-no-ref/ iomuxc1_dap_tdi_flexio_flexio_flexio2_flexio30: IOMUXC1_DAP_TDI_FLEXIO_FLEXIO_FLEXIO2_FLEXIO30 { + pinmux = <0x443c0000 4 0x0 0 0x443c01b0>; + }; + /omit-if-no-ref/ iomuxc1_dap_tdi_gpio_io_gpio3_io28: IOMUXC1_DAP_TDI_GPIO_IO_GPIO3_IO28 { + pinmux = <0x443c0000 5 0x0 0 0x443c01b0>; + }; + /omit-if-no-ref/ iomuxc1_dap_tdi_jtag_mux_tdi_jtag_mux_tdi: IOMUXC1_DAP_TDI_JTAG_MUX_TDI_JTAG_MUX_TDI { + pinmux = <0x443c0000 0 0x443c03d8 0 0x443c01b0>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc1_ccm_clko1_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko1: IOMUXC1_CCM_CLKO1_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO1 { + pinmux = <0x443c0088 0 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko1_flexio_flexio_flexio1_flexio26: IOMUXC1_CCM_CLKO1_FLEXIO_FLEXIO_FLEXIO1_FLEXIO26 { + pinmux = <0x443c0088 4 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko1_gpio_io_gpio3_io26: IOMUXC1_CCM_CLKO1_GPIO_IO_GPIO3_IO26 { + pinmux = <0x443c0088 5 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko2: IOMUXC1_CCM_CLKO2_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO2 { + pinmux = <0x443c008c 0 0x0 0 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_flexio_flexio_flexio1_flexio27: IOMUXC1_CCM_CLKO2_FLEXIO_FLEXIO_FLEXIO1_FLEXIO27 { + pinmux = <0x443c008c 4 0x443c03c8 1 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_gpio_io_gpio3_io27: IOMUXC1_CCM_CLKO2_GPIO_IO_GPIO3_IO27 { + pinmux = <0x443c008c 5 0x0 0 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko3: IOMUXC1_CCM_CLKO3_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO3 { + pinmux = <0x443c0090 0 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_flexio_flexio_flexio2_flexio28: IOMUXC1_CCM_CLKO3_FLEXIO_FLEXIO_FLEXIO2_FLEXIO28 { + pinmux = <0x443c0090 4 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_gpio_io_gpio4_io28: IOMUXC1_CCM_CLKO3_GPIO_IO_GPIO4_IO28 { + pinmux = <0x443c0090 5 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko4: IOMUXC1_CCM_CLKO4_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO4 { + pinmux = <0x443c0094 0 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_flexio_flexio_flexio2_flexio29: IOMUXC1_CCM_CLKO4_FLEXIO_FLEXIO_FLEXIO2_FLEXIO29 { + pinmux = <0x443c0094 4 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_gpio_io_gpio4_io29: IOMUXC1_CCM_CLKO4_GPIO_IO_GPIO4_IO29 { + pinmux = <0x443c0094 5 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_flexio_flexio_flexio1_flexio30: IOMUXC1_DAP_TCLK_SWCLK_FLEXIO_FLEXIO_FLEXIO1_FLEXIO30 { + pinmux = <0x443c0008 4 0x0 0 0x443c01b8>; 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+ /omit-if-no-ref/ iomuxc1_enet1_mdc_flexio_flexio_flexio2_flexio00: IOMUXC1_ENET1_MDC_FLEXIO_FLEXIO_FLEXIO2_FLEXIO00 { + pinmux = <0x443c0098 4 0x0 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdc_gpio_io_gpio4_io00: IOMUXC1_ENET1_MDC_GPIO_IO_GPIO4_IO00 { + pinmux = <0x443c0098 5 0x0 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdc_hsiomix_otg_id_hsiomix_otg_id1: IOMUXC1_ENET1_MDC_HSIOMIX_OTG_ID_HSIOMIX_OTG_ID1 { + pinmux = <0x443c0098 3 0x0 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdc_i3c_scl_i3c2_scl: IOMUXC1_ENET1_MDC_I3C_SCL_I3C2_SCL { + pinmux = <0x443c0098 2 0x443c03cc 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdc_lpuart_dcb_b_lpuart3_dcb_b: IOMUXC1_ENET1_MDC_LPUART_DCB_B_LPUART3_DCB_B { + pinmux = <0x443c0098 1 0x0 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdio_enet_qos_mdio_enet_qos_mdio: IOMUXC1_ENET1_MDIO_ENET_QOS_MDIO_ENET_QOS_MDIO { + pinmux = <0x443c009c 0 0x0 0 0x443c024c>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdio_flexio_flexio_flexio2_flexio01: IOMUXC1_ENET1_MDIO_FLEXIO_FLEXIO_FLEXIO2_FLEXIO01 { + pinmux = <0x443c009c 4 0x0 0 0x443c024c>; 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+ }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_gpio_io_gpio1_io04: IOMUXC1_UART1_RXD_GPIO_IO_GPIO1_IO04 { + pinmux = <0x443c0180 5 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_lpspi_sin_lpspi2_sin: IOMUXC1_UART1_RXD_LPSPI_SIN_LPSPI2_SIN { + pinmux = <0x443c0180 2 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_lpuart_rx_lpuart1_rx: IOMUXC1_UART1_RXD_LPUART_RX_LPUART1_RX { + pinmux = <0x443c0180 0 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_s400_uart_rx_s400_uart_rx: IOMUXC1_UART1_RXD_S400_UART_RX_S400_UART_RX { + pinmux = <0x443c0180 1 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_tpm_ch_tpm1_ch0: IOMUXC1_UART1_RXD_TPM_CH_TPM1_CH0 { + pinmux = <0x443c0180 3 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_gpio_io_gpio1_io05: IOMUXC1_UART1_TXD_GPIO_IO_GPIO1_IO05 { + pinmux = <0x443c0184 5 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_lpspi_pcs_lpspi2_pcs0: IOMUXC1_UART1_TXD_LPSPI_PCS_LPSPI2_PCS0 { + pinmux = <0x443c0184 2 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_lpuart_tx_lpuart1_tx: IOMUXC1_UART1_TXD_LPUART_TX_LPUART1_TX { + pinmux = <0x443c0184 0 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_s400_uart_tx_s400_uart_tx: IOMUXC1_UART1_TXD_S400_UART_TX_S400_UART_TX { + pinmux = <0x443c0184 1 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_tpm_ch_tpm1_ch1: IOMUXC1_UART1_TXD_TPM_CH_TPM1_CH1 { + pinmux = <0x443c0184 3 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_gpio_io_gpio1_io06: IOMUXC1_UART2_RXD_GPIO_IO_GPIO1_IO06 { + pinmux = <0x443c0188 5 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_lpspi_sout_lpspi2_sout: IOMUXC1_UART2_RXD_LPSPI_SOUT_LPSPI2_SOUT { + pinmux = <0x443c0188 2 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_lpuart_cts_b_lpuart1_cts_b: IOMUXC1_UART2_RXD_LPUART_CTS_B_LPUART1_CTS_B { + pinmux = <0x443c0188 1 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_lpuart_rx_lpuart2_rx: IOMUXC1_UART2_RXD_LPUART_RX_LPUART2_RX { + pinmux = <0x443c0188 0 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_sai_mclk_sai1_mclk: IOMUXC1_UART2_RXD_SAI_MCLK_SAI1_MCLK { + pinmux = <0x443c0188 4 0x443c0448 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_tpm_ch_tpm1_ch2: IOMUXC1_UART2_RXD_TPM_CH_TPM1_CH2 { + pinmux = <0x443c0188 3 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_gpio_io_gpio1_io07: IOMUXC1_UART2_TXD_GPIO_IO_GPIO1_IO07 { + pinmux = <0x443c018c 5 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_lpspi_sck_lpspi2_sck: IOMUXC1_UART2_TXD_LPSPI_SCK_LPSPI2_SCK { + pinmux = <0x443c018c 2 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_lpuart_rts_b_lpuart1_rts_b: IOMUXC1_UART2_TXD_LPUART_RTS_B_LPUART1_RTS_B { + pinmux = <0x443c018c 1 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_lpuart_tx_lpuart2_tx: IOMUXC1_UART2_TXD_LPUART_TX_LPUART2_TX { + pinmux = <0x443c018c 0 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_tpm_ch_tpm1_ch3: IOMUXC1_UART2_TXD_TPM_CH_TPM1_CH3 { + pinmux = <0x443c018c 3 0x0 0 0x443c033c>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc1_ccm_clko1_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko1: IOMUXC1_CCM_CLKO1_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO1 { + pinmux = <0x443c0088 0 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko1_flexio_flexio_flexio1_flexio26: IOMUXC1_CCM_CLKO1_FLEXIO_FLEXIO_FLEXIO1_FLEXIO26 { + pinmux = <0x443c0088 4 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko1_gpio_io_gpio3_io26: IOMUXC1_CCM_CLKO1_GPIO_IO_GPIO3_IO26 { + pinmux = <0x443c0088 5 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko2: IOMUXC1_CCM_CLKO2_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO2 { + pinmux = <0x443c008c 0 0x0 0 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_flexio_flexio_flexio1_flexio27: IOMUXC1_CCM_CLKO2_FLEXIO_FLEXIO_FLEXIO1_FLEXIO27 { + pinmux = <0x443c008c 4 0x443c03c8 1 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_gpio_io_gpio3_io27: IOMUXC1_CCM_CLKO2_GPIO_IO_GPIO3_IO27 { + pinmux = <0x443c008c 5 0x0 0 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko3: IOMUXC1_CCM_CLKO3_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO3 { + pinmux = <0x443c0090 0 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_flexio_flexio_flexio2_flexio28: IOMUXC1_CCM_CLKO3_FLEXIO_FLEXIO_FLEXIO2_FLEXIO28 { + pinmux = <0x443c0090 4 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_gpio_io_gpio4_io28: IOMUXC1_CCM_CLKO3_GPIO_IO_GPIO4_IO28 { + pinmux = <0x443c0090 5 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko4: IOMUXC1_CCM_CLKO4_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO4 { + pinmux = <0x443c0094 0 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_flexio_flexio_flexio2_flexio29: IOMUXC1_CCM_CLKO4_FLEXIO_FLEXIO_FLEXIO2_FLEXIO29 { + pinmux = <0x443c0094 4 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_gpio_io_gpio4_io29: IOMUXC1_CCM_CLKO4_GPIO_IO_GPIO4_IO29 { + pinmux = <0x443c0094 5 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_flexio_flexio_flexio1_flexio30: IOMUXC1_DAP_TCLK_SWCLK_FLEXIO_FLEXIO_FLEXIO1_FLEXIO30 { + pinmux = <0x443c0008 4 0x0 0 0x443c01b8>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_gpio_io_gpio3_io30: IOMUXC1_DAP_TCLK_SWCLK_GPIO_IO_GPIO3_IO30 { + pinmux = <0x443c0008 5 0x0 0 0x443c01b8>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_jtag_mux_tck_jtag_mux_tck: IOMUXC1_DAP_TCLK_SWCLK_JTAG_MUX_TCK_JTAG_MUX_TCK { + pinmux = <0x443c0008 0 0x443c03d4 0 0x443c01b8>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_lpuart_cts_b_lpuart5_cts_b: IOMUXC1_DAP_TCLK_SWCLK_LPUART_CTS_B_LPUART5_CTS_B { + pinmux = <0x443c0008 6 0x443c042c 0 0x443c01b8>; + }; + /omit-if-no-ref/ iomuxc1_dap_tdi_can_tx_can2_tx: IOMUXC1_DAP_TDI_CAN_TX_CAN2_TX { + pinmux = <0x443c0000 3 0x0 0 0x443c01b0>; + }; + /omit-if-no-ref/ iomuxc1_dap_tdi_flexio_flexio_flexio2_flexio30: IOMUXC1_DAP_TDI_FLEXIO_FLEXIO_FLEXIO2_FLEXIO30 { + pinmux = <0x443c0000 4 0x0 0 0x443c01b0>; + }; + /omit-if-no-ref/ iomuxc1_dap_tdi_gpio_io_gpio3_io28: IOMUXC1_DAP_TDI_GPIO_IO_GPIO3_IO28 { + pinmux = <0x443c0000 5 0x0 0 0x443c01b0>; + }; + /omit-if-no-ref/ iomuxc1_dap_tdi_jtag_mux_tdi_jtag_mux_tdi: IOMUXC1_DAP_TDI_JTAG_MUX_TDI_JTAG_MUX_TDI { + pinmux = <0x443c0000 0 0x443c03d8 0 0x443c01b0>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc1_ccm_clko1_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko1: IOMUXC1_CCM_CLKO1_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO1 { + pinmux = <0x443c0088 0 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko1_flexio_flexio_flexio1_flexio26: IOMUXC1_CCM_CLKO1_FLEXIO_FLEXIO_FLEXIO1_FLEXIO26 { + pinmux = <0x443c0088 4 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko1_gpio_io_gpio3_io26: IOMUXC1_CCM_CLKO1_GPIO_IO_GPIO3_IO26 { + pinmux = <0x443c0088 5 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko2: IOMUXC1_CCM_CLKO2_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO2 { + pinmux = <0x443c008c 0 0x0 0 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_flexio_flexio_flexio1_flexio27: IOMUXC1_CCM_CLKO2_FLEXIO_FLEXIO_FLEXIO1_FLEXIO27 { + pinmux = <0x443c008c 4 0x443c03c8 1 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_gpio_io_gpio3_io27: IOMUXC1_CCM_CLKO2_GPIO_IO_GPIO3_IO27 { + pinmux = <0x443c008c 5 0x0 0 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko3: IOMUXC1_CCM_CLKO3_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO3 { + pinmux = <0x443c0090 0 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_flexio_flexio_flexio2_flexio28: IOMUXC1_CCM_CLKO3_FLEXIO_FLEXIO_FLEXIO2_FLEXIO28 { + pinmux = <0x443c0090 4 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_gpio_io_gpio4_io28: IOMUXC1_CCM_CLKO3_GPIO_IO_GPIO4_IO28 { + pinmux = <0x443c0090 5 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko4: IOMUXC1_CCM_CLKO4_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO4 { + pinmux = <0x443c0094 0 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_flexio_flexio_flexio2_flexio29: IOMUXC1_CCM_CLKO4_FLEXIO_FLEXIO_FLEXIO2_FLEXIO29 { + pinmux = <0x443c0094 4 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_gpio_io_gpio4_io29: IOMUXC1_CCM_CLKO4_GPIO_IO_GPIO4_IO29 { + pinmux = <0x443c0094 5 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_flexio_flexio_flexio1_flexio30: IOMUXC1_DAP_TCLK_SWCLK_FLEXIO_FLEXIO_FLEXIO1_FLEXIO30 { + pinmux = <0x443c0008 4 0x0 0 0x443c01b8>; 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+ /omit-if-no-ref/ iomuxc1_enet1_mdc_flexio_flexio_flexio2_flexio00: IOMUXC1_ENET1_MDC_FLEXIO_FLEXIO_FLEXIO2_FLEXIO00 { + pinmux = <0x443c0098 4 0x0 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdc_gpio_io_gpio4_io00: IOMUXC1_ENET1_MDC_GPIO_IO_GPIO4_IO00 { + pinmux = <0x443c0098 5 0x0 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdc_hsiomix_otg_id_hsiomix_otg_id1: IOMUXC1_ENET1_MDC_HSIOMIX_OTG_ID_HSIOMIX_OTG_ID1 { + pinmux = <0x443c0098 3 0x0 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdc_i3c_scl_i3c2_scl: IOMUXC1_ENET1_MDC_I3C_SCL_I3C2_SCL { + pinmux = <0x443c0098 2 0x443c03cc 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdc_lpuart_dcb_b_lpuart3_dcb_b: IOMUXC1_ENET1_MDC_LPUART_DCB_B_LPUART3_DCB_B { + pinmux = <0x443c0098 1 0x0 0 0x443c0248>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdio_enet_qos_mdio_enet_qos_mdio: IOMUXC1_ENET1_MDIO_ENET_QOS_MDIO_ENET_QOS_MDIO { + pinmux = <0x443c009c 0 0x0 0 0x443c024c>; + }; + /omit-if-no-ref/ iomuxc1_enet1_mdio_flexio_flexio_flexio2_flexio01: IOMUXC1_ENET1_MDIO_FLEXIO_FLEXIO_FLEXIO2_FLEXIO01 { + pinmux = <0x443c009c 4 0x0 0 0x443c024c>; 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+ }; + /omit-if-no-ref/ iomuxc1_sd3_data2_flexspi_a_data_flexspi1_a_data02: IOMUXC1_SD3_DATA2_FLEXSPI_A_DATA_FLEXSPI1_A_DATA02 { + pinmux = <0x443c0148 1 0x0 0 0x443c02f8>; + }; + /omit-if-no-ref/ iomuxc1_sd3_data2_gpio_io_gpio3_io24: IOMUXC1_SD3_DATA2_GPIO_IO_GPIO3_IO24 { + pinmux = <0x443c0148 5 0x0 0 0x443c02f8>; + }; + /omit-if-no-ref/ iomuxc1_sd3_data2_usdhc_data_usdhc3_data2: IOMUXC1_SD3_DATA2_USDHC_DATA_USDHC3_DATA2 { + pinmux = <0x443c0148 0 0x443c0468 1 0x443c02f8>; + }; + /omit-if-no-ref/ iomuxc1_sd3_data3_flexio_flexio_flexio1_flexio25: IOMUXC1_SD3_DATA3_FLEXIO_FLEXIO_FLEXIO1_FLEXIO25 { + pinmux = <0x443c014c 4 0x443c03c4 1 0x443c02fc>; + }; + /omit-if-no-ref/ iomuxc1_sd3_data3_flexspi_a_data_flexspi1_a_data03: IOMUXC1_SD3_DATA3_FLEXSPI_A_DATA_FLEXSPI1_A_DATA03 { + pinmux = <0x443c014c 1 0x0 0 0x443c02fc>; + }; + /omit-if-no-ref/ iomuxc1_sd3_data3_gpio_io_gpio3_io25: IOMUXC1_SD3_DATA3_GPIO_IO_GPIO3_IO25 { + pinmux = <0x443c014c 5 0x0 0 0x443c02fc>; + }; + /omit-if-no-ref/ iomuxc1_sd3_data3_usdhc_data_usdhc3_data3: IOMUXC1_SD3_DATA3_USDHC_DATA_USDHC3_DATA3 { + pinmux = <0x443c014c 0 0x443c046c 1 0x443c02fc>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_gpio_io_gpio1_io04: IOMUXC1_UART1_RXD_GPIO_IO_GPIO1_IO04 { + pinmux = <0x443c0180 5 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_lpspi_sin_lpspi2_sin: IOMUXC1_UART1_RXD_LPSPI_SIN_LPSPI2_SIN { + pinmux = <0x443c0180 2 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_lpuart_rx_lpuart1_rx: IOMUXC1_UART1_RXD_LPUART_RX_LPUART1_RX { + pinmux = <0x443c0180 0 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_s400_uart_rx_s400_uart_rx: IOMUXC1_UART1_RXD_S400_UART_RX_S400_UART_RX { + pinmux = <0x443c0180 1 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_rxd_tpm_ch_tpm1_ch0: IOMUXC1_UART1_RXD_TPM_CH_TPM1_CH0 { + pinmux = <0x443c0180 3 0x0 0 0x443c0330>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_gpio_io_gpio1_io05: IOMUXC1_UART1_TXD_GPIO_IO_GPIO1_IO05 { + pinmux = <0x443c0184 5 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_lpspi_pcs_lpspi2_pcs0: IOMUXC1_UART1_TXD_LPSPI_PCS_LPSPI2_PCS0 { + pinmux = <0x443c0184 2 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_lpuart_tx_lpuart1_tx: IOMUXC1_UART1_TXD_LPUART_TX_LPUART1_TX { + pinmux = <0x443c0184 0 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_s400_uart_tx_s400_uart_tx: IOMUXC1_UART1_TXD_S400_UART_TX_S400_UART_TX { + pinmux = <0x443c0184 1 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart1_txd_tpm_ch_tpm1_ch1: IOMUXC1_UART1_TXD_TPM_CH_TPM1_CH1 { + pinmux = <0x443c0184 3 0x0 0 0x443c0334>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_gpio_io_gpio1_io06: IOMUXC1_UART2_RXD_GPIO_IO_GPIO1_IO06 { + pinmux = <0x443c0188 5 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_lpspi_sout_lpspi2_sout: IOMUXC1_UART2_RXD_LPSPI_SOUT_LPSPI2_SOUT { + pinmux = <0x443c0188 2 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_lpuart_cts_b_lpuart1_cts_b: IOMUXC1_UART2_RXD_LPUART_CTS_B_LPUART1_CTS_B { + pinmux = <0x443c0188 1 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_lpuart_rx_lpuart2_rx: IOMUXC1_UART2_RXD_LPUART_RX_LPUART2_RX { + pinmux = <0x443c0188 0 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_sai_mclk_sai1_mclk: IOMUXC1_UART2_RXD_SAI_MCLK_SAI1_MCLK { + pinmux = <0x443c0188 4 0x443c0448 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_rxd_tpm_ch_tpm1_ch2: IOMUXC1_UART2_RXD_TPM_CH_TPM1_CH2 { + pinmux = <0x443c0188 3 0x0 0 0x443c0338>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_gpio_io_gpio1_io07: IOMUXC1_UART2_TXD_GPIO_IO_GPIO1_IO07 { + pinmux = <0x443c018c 5 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_lpspi_sck_lpspi2_sck: IOMUXC1_UART2_TXD_LPSPI_SCK_LPSPI2_SCK { + pinmux = <0x443c018c 2 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_lpuart_rts_b_lpuart1_rts_b: IOMUXC1_UART2_TXD_LPUART_RTS_B_LPUART1_RTS_B { + pinmux = <0x443c018c 1 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_lpuart_tx_lpuart2_tx: IOMUXC1_UART2_TXD_LPUART_TX_LPUART2_TX { + pinmux = <0x443c018c 0 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_uart2_txd_tpm_ch_tpm1_ch3: IOMUXC1_UART2_TXD_TPM_CH_TPM1_CH3 { + pinmux = <0x443c018c 3 0x0 0 0x443c033c>; + }; + /omit-if-no-ref/ iomuxc1_wdog_any_gpio_io_gpio1_io15: IOMUXC1_WDOG_ANY_GPIO_IO_GPIO1_IO15 { + pinmux = <0x443c01ac 5 0x0 0 0x443c035c>; + }; + /omit-if-no-ref/ iomuxc1_wdog_any_wdog_wdog_any_wdog1_wdog_any: IOMUXC1_WDOG_ANY_WDOG_WDOG_ANY_WDOG1_WDOG_ANY { + pinmux = <0x443c01ac 0 0x0 0 0x443c035c>; + }; +}; + diff --git a/dts/nxp/nxp_imx/mimx9352xvvxm-pinctrl.dtsi b/dts/nxp/nxp_imx/mimx9352xvvxm-pinctrl.dtsi new file mode 100644 index 000000000..fb5e8820e --- /dev/null +++ b/dts/nxp/nxp_imx/mimx9352xvvxm-pinctrl.dtsi @@ -0,0 +1,1831 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMX9352XVVXM + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc1_ccm_clko1_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko1: IOMUXC1_CCM_CLKO1_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO1 { + pinmux = <0x443c0088 0 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko1_flexio_flexio_flexio1_flexio26: IOMUXC1_CCM_CLKO1_FLEXIO_FLEXIO_FLEXIO1_FLEXIO26 { + pinmux = <0x443c0088 4 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko1_gpio_io_gpio3_io26: IOMUXC1_CCM_CLKO1_GPIO_IO_GPIO3_IO26 { + pinmux = <0x443c0088 5 0x0 0 0x443c0238>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko2: IOMUXC1_CCM_CLKO2_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO2 { + pinmux = <0x443c008c 0 0x0 0 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_flexio_flexio_flexio1_flexio27: IOMUXC1_CCM_CLKO2_FLEXIO_FLEXIO_FLEXIO1_FLEXIO27 { + pinmux = <0x443c008c 4 0x443c03c8 1 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko2_gpio_io_gpio3_io27: IOMUXC1_CCM_CLKO2_GPIO_IO_GPIO3_IO27 { + pinmux = <0x443c008c 5 0x0 0 0x443c023c>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko3: IOMUXC1_CCM_CLKO3_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO3 { + pinmux = <0x443c0090 0 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_flexio_flexio_flexio2_flexio28: IOMUXC1_CCM_CLKO3_FLEXIO_FLEXIO_FLEXIO2_FLEXIO28 { + pinmux = <0x443c0090 4 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko3_gpio_io_gpio4_io28: IOMUXC1_CCM_CLKO3_GPIO_IO_GPIO4_IO28 { + pinmux = <0x443c0090 5 0x0 0 0x443c0240>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko4: IOMUXC1_CCM_CLKO4_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO4 { + pinmux = <0x443c0094 0 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_flexio_flexio_flexio2_flexio29: IOMUXC1_CCM_CLKO4_FLEXIO_FLEXIO_FLEXIO2_FLEXIO29 { + pinmux = <0x443c0094 4 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_ccm_clko4_gpio_io_gpio4_io29: IOMUXC1_CCM_CLKO4_GPIO_IO_GPIO4_IO29 { + pinmux = <0x443c0094 5 0x0 0 0x443c0244>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_flexio_flexio_flexio1_flexio30: IOMUXC1_DAP_TCLK_SWCLK_FLEXIO_FLEXIO_FLEXIO1_FLEXIO30 { + pinmux = <0x443c0008 4 0x0 0 0x443c01b8>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_gpio_io_gpio3_io30: IOMUXC1_DAP_TCLK_SWCLK_GPIO_IO_GPIO3_IO30 { + pinmux = <0x443c0008 5 0x0 0 0x443c01b8>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_jtag_mux_tck_jtag_mux_tck: IOMUXC1_DAP_TCLK_SWCLK_JTAG_MUX_TCK_JTAG_MUX_TCK { + pinmux = <0x443c0008 0 0x443c03d4 0 0x443c01b8>; + }; + /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_lpuart_cts_b_lpuart5_cts_b: IOMUXC1_DAP_TCLK_SWCLK_LPUART_CTS_B_LPUART5_CTS_B { + pinmux = <0x443c0008 6 0x443c042c 0 0x443c01b8>; + }; + /omit-if-no-ref/ iomuxc1_dap_tdi_can_tx_can2_tx: IOMUXC1_DAP_TDI_CAN_TX_CAN2_TX { + pinmux = <0x443c0000 3 0x0 0 0x443c01b0>; + }; + /omit-if-no-ref/ iomuxc1_dap_tdi_flexio_flexio_flexio2_flexio30: IOMUXC1_DAP_TDI_FLEXIO_FLEXIO_FLEXIO2_FLEXIO30 { + pinmux = <0x443c0000 4 0x0 0 0x443c01b0>; + }; + /omit-if-no-ref/ iomuxc1_dap_tdi_gpio_io_gpio3_io28: IOMUXC1_DAP_TDI_GPIO_IO_GPIO3_IO28 { + pinmux = <0x443c0000 5 0x0 0 0x443c01b0>; + }; + /omit-if-no-ref/ iomuxc1_dap_tdi_jtag_mux_tdi_jtag_mux_tdi: IOMUXC1_DAP_TDI_JTAG_MUX_TDI_JTAG_MUX_TDI { + pinmux = <0x443c0000 0 0x443c03d8 0 0x443c01b0>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_ccm_clko1_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko1: IOMUXC_CCM_CLKO1_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO1 { + pinmux = <0x443c00a8 0 0x0 0 0x443c02ac>; + }; + /omit-if-no-ref/ iomuxc_ccm_clko1_flexio_flexio_bit_flexio1_flexio_bit26: IOMUXC_CCM_CLKO1_FLEXIO_FLEXIO_BIT_FLEXIO1_FLEXIO_BIT26 { + pinmux = <0x443c00a8 4 0x443c0458 0 0x443c02ac>; + }; + /omit-if-no-ref/ iomuxc_ccm_clko1_gpio_io_bit_gpio3_io_bit26: IOMUXC_CCM_CLKO1_GPIO_IO_BIT_GPIO3_IO_BIT26 { + pinmux = <0x443c00a8 5 0x0 0 0x443c02ac>; + }; + /omit-if-no-ref/ iomuxc_ccm_clko1_netc_tmr_1588_trig1_netc_tmr_1588_trig1: IOMUXC_CCM_CLKO1_NETC_TMR_1588_TRIG1_NETC_TMR_1588_TRIG1 { + pinmux = <0x443c00a8 1 0x443c0434 0 0x443c02ac>; + }; + /omit-if-no-ref/ iomuxc_ccm_clko2_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko2: IOMUXC_CCM_CLKO2_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO2 { + pinmux = <0x443c00ac 0 0x0 0 0x443c02b0>; + }; + /omit-if-no-ref/ iomuxc_ccm_clko2_flexio_flexio_bit_flexio1_flexio_bit27: IOMUXC_CCM_CLKO2_FLEXIO_FLEXIO_BIT_FLEXIO1_FLEXIO_BIT27 { + pinmux = <0x443c00ac 4 0x443c045c 0 0x443c02b0>; + }; + /omit-if-no-ref/ iomuxc_ccm_clko2_gpio_io_bit_gpio3_io_bit27: IOMUXC_CCM_CLKO2_GPIO_IO_BIT_GPIO3_IO_BIT27 { + pinmux = <0x443c00ac 5 0x0 0 0x443c02b0>; + }; + /omit-if-no-ref/ iomuxc_ccm_clko2_netc_tmr_1588_pp1_netc_tmr_1588_pp1: IOMUXC_CCM_CLKO2_NETC_TMR_1588_PP1_NETC_TMR_1588_PP1 { + pinmux = <0x443c00ac 1 0x0 0 0x443c02b0>; + }; + /omit-if-no-ref/ iomuxc_ccm_clko3_can_tx_can3_tx: IOMUXC_CCM_CLKO3_CAN_TX_CAN3_TX { + pinmux = <0x443c00b0 2 0x0 0 0x443c02b4>; + }; + /omit-if-no-ref/ iomuxc_ccm_clko3_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko3: IOMUXC_CCM_CLKO3_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO3 { + pinmux = <0x443c00b0 0 0x0 0 0x443c02b4>; + }; + /omit-if-no-ref/ iomuxc_ccm_clko3_flexio_flexio_bit_flexio2_flexio_bit28: IOMUXC_CCM_CLKO3_FLEXIO_FLEXIO_BIT_FLEXIO2_FLEXIO_BIT28 { + pinmux = <0x443c00b0 4 0x0 0 0x443c02b4>; + }; + /omit-if-no-ref/ iomuxc_ccm_clko3_gpio_io_bit_gpio4_io_bit28: IOMUXC_CCM_CLKO3_GPIO_IO_BIT_GPIO4_IO_BIT28 { + pinmux = <0x443c00b0 5 0x0 0 0x443c02b4>; + }; + /omit-if-no-ref/ iomuxc_ccm_clko3_netc_tmr_1588_trig2_netc_tmr_1588_trig2: IOMUXC_CCM_CLKO3_NETC_TMR_1588_TRIG2_NETC_TMR_1588_TRIG2 { + pinmux = <0x443c00b0 1 0x443c0438 0 0x443c02b4>; + }; + /omit-if-no-ref/ iomuxc_ccm_clko4_can_rx_can3_rx: IOMUXC_CCM_CLKO4_CAN_RX_CAN3_RX { + pinmux = <0x443c00b4 2 0x443c0448 0 0x443c02b8>; + }; + /omit-if-no-ref/ iomuxc_ccm_clko4_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko4: IOMUXC_CCM_CLKO4_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO4 { + pinmux = <0x443c00b4 0 0x0 0 0x443c02b8>; + }; + /omit-if-no-ref/ iomuxc_ccm_clko4_flexio_flexio_bit_flexio2_flexio_bit29: IOMUXC_CCM_CLKO4_FLEXIO_FLEXIO_BIT_FLEXIO2_FLEXIO_BIT29 { + pinmux = <0x443c00b4 4 0x0 0 0x443c02b8>; + }; + /omit-if-no-ref/ iomuxc_ccm_clko4_gpio_io_bit_gpio4_io_bit29: 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iomuxc_dap_tclk_swclk_lpuart_cts_b_lpuart5_cts_b: IOMUXC_DAP_TCLK_SWCLK_LPUART_CTS_B_LPUART5_CTS_B { + pinmux = <0x443c0008 6 0x443c056c 0 0x443c020c>; + }; + /omit-if-no-ref/ iomuxc_dap_tdi_can_tx_can2_tx: IOMUXC_DAP_TDI_CAN_TX_CAN2_TX { + pinmux = <0x443c0000 3 0x0 0 0x443c0204>; + }; + /omit-if-no-ref/ iomuxc_dap_tdi_flexio_flexio_bit_flexio2_flexio_bit30: IOMUXC_DAP_TDI_FLEXIO_FLEXIO_BIT_FLEXIO2_FLEXIO_BIT30 { + pinmux = <0x443c0000 4 0x0 0 0x443c0204>; + }; + /omit-if-no-ref/ iomuxc_dap_tdi_gpio_io_bit_gpio3_io_bit28: IOMUXC_DAP_TDI_GPIO_IO_BIT_GPIO3_IO_BIT28 { + pinmux = <0x443c0000 5 0x0 0 0x443c0204>; + }; + /omit-if-no-ref/ iomuxc_dap_tdi_jtag_mux_tdi_jtag_mux_tdi: IOMUXC_DAP_TDI_JTAG_MUX_TDI_JTAG_MUX_TDI { + pinmux = <0x443c0000 0 0x443c0610 0 0x443c0204>; + }; + /omit-if-no-ref/ iomuxc_dap_tdi_lpuart_rx_lpuart5_rx: IOMUXC_DAP_TDI_LPUART_RX_LPUART5_RX { + pinmux = <0x443c0000 6 0x443c0570 0 0x443c0204>; + }; + /omit-if-no-ref/ iomuxc_dap_tdi_mqs_left_mqs2_left: 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iomuxc_dap_tdo_traceswo_lpuart_tx_lpuart5_tx: IOMUXC_DAP_TDO_TRACESWO_LPUART_TX_LPUART5_TX { + pinmux = <0x443c000c 6 0x443c0574 0 0x443c0210>; + }; + /omit-if-no-ref/ iomuxc_dap_tdo_traceswo_mqs_right_mqs2_right: IOMUXC_DAP_TDO_TRACESWO_MQS_RIGHT_MQS2_RIGHT { + pinmux = <0x443c000c 1 0x0 0 0x443c0210>; + }; + /omit-if-no-ref/ iomuxc_dap_tdo_traceswo_netc_tmr_1588_alarm2_netc_tmr_1588_alarm2: IOMUXC_DAP_TDO_TRACESWO_NETC_TMR_1588_ALARM2_NETC_TMR_1588_ALARM2 { + pinmux = <0x443c000c 2 0x0 0 0x443c0210>; + }; + /omit-if-no-ref/ iomuxc_dap_tms_swdio_can_tx_can4_tx: IOMUXC_DAP_TMS_SWDIO_CAN_TX_CAN4_TX { + pinmux = <0x443c0004 2 0x0 0 0x443c0208>; + }; + /omit-if-no-ref/ iomuxc_dap_tms_swdio_flexio_flexio_bit_flexio2_flexio_bit31: IOMUXC_DAP_TMS_SWDIO_FLEXIO_FLEXIO_BIT_FLEXIO2_FLEXIO_BIT31 { + pinmux = <0x443c0004 4 0x0 0 0x443c0208>; + }; + /omit-if-no-ref/ iomuxc_dap_tms_swdio_gpio_io_bit_gpio3_io_bit29: IOMUXC_DAP_TMS_SWDIO_GPIO_IO_BIT_GPIO3_IO_BIT29 { + pinmux = <0x443c0004 5 0x0 0 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MIMXRT533SFAWC/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MIMXRT533SFAWC_ +#define _ZEPHYR_DTS_BINDING_MIMXRT533SFAWC_ + +#define IOPCTL_MUX(offset, mux) \ + ((((offset) & 0xFFF) << 20) | \ + (((mux) & 0xF) << 0)) + +#define CTIMER0_MATCH0_PIO0_0 IOPCTL_MUX(0, 4) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ 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DMA1_TRIG22_PIO1_23 IOPCTL_MUX(55, 0) /* PIO1_23 */ +#define DMA1_TRIG23_PIO1_23 IOPCTL_MUX(55, 0) /* PIO1_23 */ +#define DMA1_TRIG24_PIO1_23 IOPCTL_MUX(55, 0) /* PIO1_23 */ +#define DMA1_TRIG25_PIO1_23 IOPCTL_MUX(55, 0) /* PIO1_23 */ +#define DMA1_TRIG26_PIO1_23 IOPCTL_MUX(55, 0) /* PIO1_23 */ +#define DMA1_TRIG27_PIO1_23 IOPCTL_MUX(55, 0) /* PIO1_23 */ +#define DMA1_TRIG28_PIO1_23 IOPCTL_MUX(55, 0) /* PIO1_23 */ +#define DMA1_TRIG29_PIO1_23 IOPCTL_MUX(55, 0) /* PIO1_23 */ +#define DMA1_TRIG2_PIO1_23 IOPCTL_MUX(55, 0) /* PIO1_23 */ +#define DMA1_TRIG30_PIO1_23 IOPCTL_MUX(55, 0) /* PIO1_23 */ +#define DMA1_TRIG31_PIO1_23 IOPCTL_MUX(55, 0) /* PIO1_23 */ +#define DMA1_TRIG32_PIO1_23 IOPCTL_MUX(55, 0) /* PIO1_23 */ +#define DMA1_TRIG33_PIO1_23 IOPCTL_MUX(55, 0) /* PIO1_23 */ +#define DMA1_TRIG34_PIO1_23 IOPCTL_MUX(55, 0) /* PIO1_23 */ +#define DMA1_TRIG35_PIO1_23 IOPCTL_MUX(55, 0) /* PIO1_23 */ +#define DMA1_TRIG36_PIO1_23 IOPCTL_MUX(55, 0) /* PIO1_23 */ +#define DMA1_TRIG3_PIO1_23 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PIO1_28 */ +#define DMA0_TRIG5_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA0_TRIG6_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA0_TRIG7_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA0_TRIG8_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA0_TRIG9_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG0_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG10_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG11_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG12_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG13_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG14_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG15_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG16_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG17_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG18_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG19_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG1_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG20_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG21_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG22_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG23_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG24_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG25_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG26_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG27_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG28_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG29_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG2_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG30_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG31_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG32_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG33_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG34_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG35_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG36_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG3_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG4_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG5_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG6_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG7_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG8_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG9_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define FLEXSPI0_DQS_PIO1_28 IOPCTL_MUX(60, 1) /* PIO1_28 */ +#define GPIO_PIO128_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define PINT_PINT0_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define PINT_PINT1_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define PINT_PINT2_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define PINT_PINT3_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define PINT_PINT4_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define PINT_PINT5_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define PINT_PINT6_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define PINT_PINT7_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define SCT0_IN0_PIO1_28 IOPCTL_MUX(60, 2) /* PIO1_28 */ +#define SCT0_IN1_PIO1_28 IOPCTL_MUX(60, 2) /* PIO1_28 */ +#define SCT0_IN2_PIO1_28 IOPCTL_MUX(60, 2) /* PIO1_28 */ +#define SCT0_IN3_PIO1_28 IOPCTL_MUX(60, 2) /* PIO1_28 */ +#define SCT0_IN4_PIO1_28 IOPCTL_MUX(60, 2) /* PIO1_28 */ +#define SCT0_IN5_PIO1_28 IOPCTL_MUX(60, 2) /* PIO1_28 */ +#define SCT0_IN6_PIO1_28 IOPCTL_MUX(60, 2) /* PIO1_28 */ +#define ACMP0_ACMP_IN1_PIO2_14 IOPCTL_MUX(78, 0) /* PIO2_14 */ +#define CTIMER0_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER0_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER0_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER0_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define FLEXIO0_TRIG1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define GPIO_PIO214_PIO2_14 IOPCTL_MUX(78, 0) /* PIO2_14 */ +#define PIN_32KHZ_CLKOUT_PIO2_14 IOPCTL_MUX(78, 7) /* PIO2_14 */ +#define SCT0_OUT8_PIO2_14 IOPCTL_MUX(78, 2) /* PIO2_14 */ +#define SMARTDMA_SMARTDMA_PIO14_PIO2_14 IOPCTL_MUX(78, 15) /* PIO2_14 */ +#define ACMP0_ACMP_IN4_PIO2_15 IOPCTL_MUX(79, 0) /* PIO2_15 */ +#define CLKIN_PIO2_15 IOPCTL_MUX(79, 7) /* PIO2_15 */ +#define GPIO_PIO215_PIO2_15 IOPCTL_MUX(79, 0) /* PIO2_15 */ +#define SCT0_OUT9_PIO2_15 IOPCTL_MUX(79, 2) /* PIO2_15 */ +#define SMARTDMA_SMARTDMA_PIO15_PIO2_15 IOPCTL_MUX(79, 15) /* PIO2_15 */ +#define GPIO_INT_BMAT_PIO2_24 IOPCTL_MUX(88, 6) /* PIO2_24 */ +#define GPIO_PIO224_PIO2_24 IOPCTL_MUX(88, 0) /* PIO2_24 */ +#define SMARTDMA_SMARTDMA_PIO24_PIO2_24 IOPCTL_MUX(88, 15) /* PIO2_24 */ +#define SWO_PIO2_24 IOPCTL_MUX(88, 1) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOPCTL_MUX(89, 0) /* PIO2_25 */ +#define SMARTDMA_SMARTDMA_PIO25_PIO2_25 IOPCTL_MUX(89, 15) /* PIO2_25 */ +#define SWCLK_PIO2_25 IOPCTL_MUX(89, 1) /* PIO2_25 */ +#define GPIO_PIO226_PIO2_26 IOPCTL_MUX(90, 0) /* PIO2_26 */ +#define SMARTDMA_SMARTDMA_PIO26_PIO2_26 IOPCTL_MUX(90, 15) /* PIO2_26 */ +#define SWDIO_PIO2_26 IOPCTL_MUX(90, 1) /* PIO2_26 */ +#define GPIO_PIO227_PIO2_27 IOPCTL_MUX(91, 0) /* PIO2_27 */ +#define SMARTDMA_SMARTDMA_PIO27_PIO2_27 IOPCTL_MUX(91, 15) /* PIO2_27 */ +#define USB1_OVERCURRENTN_PIO2_27 IOPCTL_MUX(91, 1) /* PIO2_27 */ +#define CLKOUT_PIO2_29 IOPCTL_MUX(93, 5) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOPCTL_MUX(93, 0) /* PIO2_29 */ +#define I3C0_SCL_PIO2_29 IOPCTL_MUX(93, 1) /* PIO2_29 */ +#define SCT0_OUT0_PIO2_29 IOPCTL_MUX(93, 2) /* PIO2_29 */ +#define SMARTDMA_SMARTDMA_PIO29_PIO2_29 IOPCTL_MUX(93, 15) /* PIO2_29 */ +#define CLKIN_PIO2_30 IOPCTL_MUX(94, 5) /* PIO2_30 */ +#define CMP0_OUT_PIO2_30 IOPCTL_MUX(94, 7) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOPCTL_MUX(94, 0) /* PIO2_30 */ +#define I3C0_SDA_PIO2_30 IOPCTL_MUX(94, 1) /* PIO2_30 */ +#define SCT0_OUT3_PIO2_30 IOPCTL_MUX(94, 2) /* PIO2_30 */ +#define SMARTDMA_SMARTDMA_PIO30_PIO2_30 IOPCTL_MUX(94, 15) /* PIO2_30 */ +#define ACMP0_ACMP_IN2_PIO2_31 IOPCTL_MUX(95, 0) /* PIO2_31 */ +#define CTIMER0_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER0_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER0_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER0_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define GPIO_PIO231_PIO2_31 IOPCTL_MUX(95, 0) /* PIO2_31 */ +#define I3C0_PUR_PIO2_31 IOPCTL_MUX(95, 1) /* PIO2_31 */ +#define SCT0_OUT7_PIO2_31 IOPCTL_MUX(95, 2) /* PIO2_31 */ +#define SMARTDMA_SMARTDMA_PIO31_PIO2_31 IOPCTL_MUX(95, 15) /* PIO2_31 */ +#define SWO_PIO2_31 IOPCTL_MUX(95, 5) /* PIO2_31 */ +#define UTICK0_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 3) /* PIO2_31 */ +#define FC6_CTS_SDA_SSEL0_PIO3_28 IOPCTL_MUX(124, 1) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 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*/ +#define FLEXIO0_IO3_PIO4_23 IOPCTL_MUX(151, 8) /* PIO4_23 */ +#define GPIO_PIO423_PIO4_23 IOPCTL_MUX(151, 0) /* PIO4_23 */ +#define SD1_RESET_N_PIO4_23 IOPCTL_MUX(151, 4) /* PIO4_23 */ +#define TRACECLK_PIO4_23 IOPCTL_MUX(151, 7) /* PIO4_23 */ +#define FC11_RTS_SCL_SSELN1_PIO4_24 IOPCTL_MUX(152, 6) /* PIO4_24 */ +#define FLEXIO0_IO4_PIO4_24 IOPCTL_MUX(152, 8) /* PIO4_24 */ +#define GPIO_PIO424_PIO4_24 IOPCTL_MUX(152, 0) /* PIO4_24 */ +#define SD1_VOLT_PIO4_24 IOPCTL_MUX(152, 4) /* PIO4_24 */ +#define SWD_TRACEDATA0_PIO4_24 IOPCTL_MUX(152, 7) /* PIO4_24 */ +#define FC11_SSELN2_PIO4_25 IOPCTL_MUX(153, 6) /* PIO4_25 */ +#define FLEXIO0_IO5_PIO4_25 IOPCTL_MUX(153, 8) /* PIO4_25 */ +#define GPIO_PIO425_PIO4_25 IOPCTL_MUX(153, 0) /* PIO4_25 */ +#define SWD_TRACEDATA1_PIO4_25 IOPCTL_MUX(153, 7) /* PIO4_25 */ +#define FC11_SSELN3_PIO4_26 IOPCTL_MUX(154, 6) /* PIO4_26 */ +#define FLEXIO0_IO6_PIO4_26 IOPCTL_MUX(154, 8) /* PIO4_26 */ +#define GPIO_PIO426_PIO4_26 IOPCTL_MUX(154, 0) /* PIO4_26 */ +#define SWD_TRACEDATA2_PIO4_26 IOPCTL_MUX(154, 7) /* PIO4_26 */ +#define FLEXIO0_IO7_PIO4_27 IOPCTL_MUX(155, 8) /* PIO4_27 */ +#define GPIO_PIO427_PIO4_27 IOPCTL_MUX(155, 0) /* PIO4_27 */ +#define SWD_TRACEDATA3_PIO4_27 IOPCTL_MUX(155, 7) /* PIO4_27 */ +#define FLEXIO0_IO8_PIO4_28 IOPCTL_MUX(156, 8) /* PIO4_28 */ +#define GPIO_PIO428_PIO4_28 IOPCTL_MUX(156, 0) /* PIO4_28 */ +#define FC12_SCK_PIO4_29 IOPCTL_MUX(157, 6) /* PIO4_29 */ +#define FLEXIO0_IO9_PIO4_29 IOPCTL_MUX(157, 8) /* PIO4_29 */ +#define GPIO_PIO429_PIO4_29 IOPCTL_MUX(157, 0) /* PIO4_29 */ +#define FC12_TXD_SCL_MISO_PIO4_30 IOPCTL_MUX(158, 6) /* PIO4_30 */ +#define FLEXIO0_IO10_PIO4_30 IOPCTL_MUX(158, 8) /* PIO4_30 */ +#define GPIO_PIO430_PIO4_30 IOPCTL_MUX(158, 0) /* PIO4_30 */ +#define FC12_RXD_SDA_MOSI_PIO4_31 IOPCTL_MUX(159, 6) /* PIO4_31 */ +#define FLEXIO0_IO11_PIO4_31 IOPCTL_MUX(159, 8) /* PIO4_31 */ +#define GPIO_PIO431_PIO4_31 IOPCTL_MUX(159, 0) /* PIO4_31 */ +#define DMIC0_CLK01_PIO5_4 IOPCTL_MUX(164, 4) /* PIO5_4 */ +#define GPIO_PIO54_PIO5_4 IOPCTL_MUX(164, 0) /* PIO5_4 */ +#define DMIC0_DATA01_PIO5_8 IOPCTL_MUX(168, 4) /* PIO5_8 */ +#define GPIO_PIO58_PIO5_8 IOPCTL_MUX(168, 0) /* PIO5_8 */ +#define GPIO_PIO627_PIO6_27 IOPCTL_MUX(219, 0) /* PIO6_27 */ +#define MCLK_PIO6_27 IOPCTL_MUX(219, 1) /* PIO6_27 */ +#define SCT0_IN0_PIO6_27 IOPCTL_MUX(219, 1) /* PIO6_27 */ +#define SCT0_IN1_PIO6_27 IOPCTL_MUX(219, 1) /* PIO6_27 */ +#define SCT0_IN2_PIO6_27 IOPCTL_MUX(219, 1) /* PIO6_27 */ +#define SCT0_IN3_PIO6_27 IOPCTL_MUX(219, 1) /* PIO6_27 */ +#define SCT0_IN4_PIO6_27 IOPCTL_MUX(219, 1) /* PIO6_27 */ +#define SCT0_IN5_PIO6_27 IOPCTL_MUX(219, 1) /* PIO6_27 */ +#define SCT0_IN6_PIO6_27 IOPCTL_MUX(219, 1) /* PIO6_27 */ + +#endif diff --git a/dts/nxp/nxp_imx/rt/MIMXRT533SFFOC-pinctrl.h b/dts/nxp/nxp_imx/rt/MIMXRT533SFFOC-pinctrl.h new file mode 100644 index 000000000..5bed9a5b3 --- /dev/null +++ b/dts/nxp/nxp_imx/rt/MIMXRT533SFFOC-pinctrl.h @@ -0,0 +1,5843 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from MIMXRT533SFFOC/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MIMXRT533SFFOC_ +#define _ZEPHYR_DTS_BINDING_MIMXRT533SFFOC_ + +#define IOPCTL_MUX(offset, mux) \ + ((((offset) & 0xFFF) << 20) | \ + (((mux) & 0xF) << 0)) + +#define CTIMER0_MATCH0_PIO0_0 IOPCTL_MUX(0, 4) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 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/* PIO0_0 */ +#define DMA0_TRIG35_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG36_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG3_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG4_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG5_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG6_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG7_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG8_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG9_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA1_TRIG0_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA1_TRIG10_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA1_TRIG11_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA1_TRIG12_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA1_TRIG13_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA1_TRIG14_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA1_TRIG15_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA1_TRIG16_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define 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IOPCTL_MUX(94, 1) /* PIO2_30 */ +#define SCT0_OUT3_PIO2_30 IOPCTL_MUX(94, 2) /* PIO2_30 */ +#define SMARTDMA_SMARTDMA_PIO30_PIO2_30 IOPCTL_MUX(94, 15) /* PIO2_30 */ +#define ACMP0_ACMP_IN2_PIO2_31 IOPCTL_MUX(95, 0) /* PIO2_31 */ +#define CTIMER0_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER0_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER0_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER0_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define GPIO_PIO231_PIO2_31 IOPCTL_MUX(95, 0) /* PIO2_31 */ +#define I3C0_PUR_PIO2_31 IOPCTL_MUX(95, 1) /* PIO2_31 */ +#define SCT0_OUT7_PIO2_31 IOPCTL_MUX(95, 2) /* PIO2_31 */ +#define SMARTDMA_SMARTDMA_PIO31_PIO2_31 IOPCTL_MUX(95, 15) /* PIO2_31 */ +#define SWO_PIO2_31 IOPCTL_MUX(95, 5) /* PIO2_31 */ +#define UTICK0_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 3) /* PIO2_31 */ +#define DMIC0_CLK23_PIO3_1 IOPCTL_MUX(97, 1) /* PIO3_1 */ +#define DMIC0_DATA23_PIO3_1 IOPCTL_MUX(97, 2) /* PIO3_1 */ +#define FC0_TXD_SCL_MISO_WS_PIO3_1 IOPCTL_MUX(97, 5) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOPCTL_MUX(97, 0) /* PIO3_1 */ +#define I3C1_SCL_PIO3_1 IOPCTL_MUX(97, 6) /* PIO3_1 */ +#define DMIC0_CLK45_PIO3_2 IOPCTL_MUX(98, 1) /* PIO3_2 */ +#define DMIC0_DATA45_PIO3_2 IOPCTL_MUX(98, 2) /* PIO3_2 */ +#define FC0_RXD_SDA_MOSI_DATA_PIO3_2 IOPCTL_MUX(98, 5) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOPCTL_MUX(98, 0) /* PIO3_2 */ +#define I3C1_SDA_PIO3_2 IOPCTL_MUX(98, 6) /* PIO3_2 */ +#define CMP0_OUT_PIO3_3 IOPCTL_MUX(99, 7) /* PIO3_3 */ +#define DMIC0_CLK67_PIO3_3 IOPCTL_MUX(99, 1) /* PIO3_3 */ +#define DMIC0_DATA67_PIO3_3 IOPCTL_MUX(99, 2) /* PIO3_3 */ +#define FC0_CTS_SDA_SSEL0_PIO3_3 IOPCTL_MUX(99, 5) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOPCTL_MUX(99, 0) /* PIO3_3 */ +#define I3C1_PUR_PIO3_3 IOPCTL_MUX(99, 6) /* PIO3_3 */ +#define CTIMER0_MATCH0_PIO3_8 IOPCTL_MUX(104, 4) /* PIO3_8 */ +#define FC10_SCK_PIO3_8 IOPCTL_MUX(104, 6) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOPCTL_MUX(104, 0) /* PIO3_8 */ +#define SD1_CLK_PIO3_8 IOPCTL_MUX(104, 1) /* PIO3_8 */ +#define CTIMER0_MATCH1_PIO3_9 IOPCTL_MUX(105, 4) /* PIO3_9 */ +#define FC10_TXD_SCL_MISO_PIO3_9 IOPCTL_MUX(105, 6) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOPCTL_MUX(105, 0) /* PIO3_9 */ +#define SD1_CMD_PIO3_9 IOPCTL_MUX(105, 1) /* PIO3_9 */ +#define CTIMER0_MATCH2_PIO3_10 IOPCTL_MUX(106, 4) /* PIO3_10 */ +#define FC10_RXD_SDA_MOSI_PIO3_10 IOPCTL_MUX(106, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOPCTL_MUX(106, 0) /* PIO3_10 */ +#define USDHC1_USDHC_DATA0_PIO3_10 IOPCTL_MUX(106, 1) /* PIO3_10 */ +#define CTIMER0_MATCH3_PIO3_11 IOPCTL_MUX(107, 4) /* PIO3_11 */ +#define FC10_CTS_SDA_SSELN0_PIO3_11 IOPCTL_MUX(107, 6) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOPCTL_MUX(107, 0) /* PIO3_11 */ +#define USDHC1_USDHC_DATA1_PIO3_11 IOPCTL_MUX(107, 1) /* PIO3_11 */ +#define CTIMER0_CAPTURE0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER0_CAPTURE1_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER0_CAPTURE2_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER0_CAPTURE3_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER1_CAPTURE0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER1_CAPTURE1_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER1_CAPTURE2_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER1_CAPTURE3_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER2_CAPTURE0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER2_CAPTURE1_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER2_CAPTURE2_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER2_CAPTURE3_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER3_CAPTURE2_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER3_CAPTURE3_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER4_CAPTURE0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER4_CAPTURE1_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER4_CAPTURE2_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER4_CAPTURE3_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define FC10_RTS_SCL_SSELN1_PIO3_12 IOPCTL_MUX(108, 6) /* PIO3_12 */ +#define FLEXIO0_TRIG0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOPCTL_MUX(108, 0) /* PIO3_12 */ +#define USDHC1_USDHC_DATA2_PIO3_12 IOPCTL_MUX(108, 1) /* PIO3_12 */ +#define CTIMER0_CAPTURE0_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER0_CAPTURE1_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER0_CAPTURE2_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER0_CAPTURE3_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER1_CAPTURE0_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER1_CAPTURE1_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER1_CAPTURE2_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER1_CAPTURE3_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER2_CAPTURE0_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER2_CAPTURE1_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER2_CAPTURE2_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER2_CAPTURE3_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER3_CAPTURE0_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER3_CAPTURE2_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER3_CAPTURE3_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER4_CAPTURE0_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER4_CAPTURE1_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER4_CAPTURE2_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER4_CAPTURE3_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define FC10_SSELN2_PIO3_13 IOPCTL_MUX(109, 6) /* PIO3_13 */ +#define FLEXIO0_TRIG1_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOPCTL_MUX(109, 0) /* PIO3_13 */ +#define USDHC1_USDHC_DATA3_PIO3_13 IOPCTL_MUX(109, 1) /* PIO3_13 */ +#define ACMP0_ACMP_IN5_PIO3_14 IOPCTL_MUX(110, 0) /* PIO3_14 */ +#define CTIMER3_MATCH0_PIO3_14 IOPCTL_MUX(110, 4) /* PIO3_14 */ +#define FC10_SSELN3_PIO3_14 IOPCTL_MUX(110, 6) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOPCTL_MUX(110, 0) /* PIO3_14 */ +#define SD1_DS_PIO3_14 IOPCTL_MUX(110, 5) /* PIO3_14 */ +#define SD1_WR_PRT_PIO3_14 IOPCTL_MUX(110, 1) /* PIO3_14 */ +#define CTIMER3_MATCH1_PIO3_15 IOPCTL_MUX(111, 4) /* PIO3_15 */ +#define FC5_SCK_PIO3_15 IOPCTL_MUX(111, 5) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOPCTL_MUX(111, 0) /* PIO3_15 */ +#define USDHC1_USDHC_DATA4_PIO3_15 IOPCTL_MUX(111, 1) /* PIO3_15 */ +#define CTIMER3_MATCH2_PIO3_16 IOPCTL_MUX(112, 4) /* PIO3_16 */ +#define FC5_TXD_SCL_MISO_WS_PIO3_16 IOPCTL_MUX(112, 5) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOPCTL_MUX(112, 0) /* PIO3_16 */ +#define USDHC1_USDHC_DATA5_PIO3_16 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SCT0_IN4_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SCT0_IN5_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SCT0_IN6_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SD1_CARD_DET_N_PIO3_19 IOPCTL_MUX(115, 1) /* PIO3_19 */ +#define CTIMER4_MATCH2_PIO3_20 IOPCTL_MUX(116, 4) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOPCTL_MUX(116, 0) /* PIO3_20 */ +#define SD1_RESET_N_PIO3_20 IOPCTL_MUX(116, 1) /* PIO3_20 */ +#define CTIMER4_MATCH3_PIO3_21 IOPCTL_MUX(117, 4) /* PIO3_21 */ +#define GPIO_INT_BMAT_PIO3_21 IOPCTL_MUX(117, 6) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOPCTL_MUX(117, 0) /* PIO3_21 */ +#define SD1_VOLT_PIO3_21 IOPCTL_MUX(117, 1) /* PIO3_21 */ +#define FC6_SCK_PIO3_25 IOPCTL_MUX(121, 1) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOPCTL_MUX(121, 0) /* PIO3_25 */ +#define FC6_TXD_SCL_MISO_WS_PIO3_26 IOPCTL_MUX(122, 1) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOPCTL_MUX(122, 0) /* PIO3_26 */ +#define FC6_RXD_SDA_MOSI_DATA_PIO3_27 IOPCTL_MUX(123, 1) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOPCTL_MUX(123, 0) /* PIO3_27 */ +#define FC6_CTS_SDA_SSEL0_PIO3_28 IOPCTL_MUX(124, 1) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOPCTL_MUX(124, 0) /* PIO3_28 */ +#define FC6_RTS_SCL_SSEL1_PIO3_29 IOPCTL_MUX(125, 1) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOPCTL_MUX(125, 0) /* PIO3_29 */ +#define CLKOUT_PIO4_0 IOPCTL_MUX(128, 7) /* PIO4_0 */ +#define FC7_SCK_PIO4_0 IOPCTL_MUX(128, 1) /* PIO4_0 */ +#define FREQME_IN0_PIO4_0 IOPCTL_MUX(128, 4) /* PIO4_0 */ +#define FREQME_IN1_PIO4_0 IOPCTL_MUX(128, 4) /* PIO4_0 */ +#define GPIO_PIO40_PIO4_0 IOPCTL_MUX(128, 0) /* PIO4_0 */ +#define CLKIN_PIO4_1 IOPCTL_MUX(129, 7) /* PIO4_1 */ +#define FC7_TXD_SCL_MISO_WS_PIO4_1 IOPCTL_MUX(129, 1) /* PIO4_1 */ +#define GPIO_PIO41_PIO4_1 IOPCTL_MUX(129, 0) /* PIO4_1 */ +#define FC7_RXD_SDA_MOSI_DATA_PIO4_2 IOPCTL_MUX(130, 1) /* PIO4_2 */ +#define GPIO_PIO42_PIO4_2 IOPCTL_MUX(130, 0) /* PIO4_2 */ +#define FC7_CTS_SDA_SSEL0_PIO4_3 IOPCTL_MUX(131, 1) /* PIO4_3 */ +#define GPIO_PIO43_PIO4_3 IOPCTL_MUX(131, 0) /* PIO4_3 */ +#define FC1_SCK_PIO4_4 IOPCTL_MUX(132, 5) /* PIO4_4 */ +#define FC7_RTS_SCL_SSEL1_PIO4_4 IOPCTL_MUX(132, 1) /* PIO4_4 */ +#define GPIO_PIO44_PIO4_4 IOPCTL_MUX(132, 0) /* PIO4_4 */ +#define FC1_TXD_SCL_MISO_WS_PIO4_5 IOPCTL_MUX(133, 5) /* PIO4_5 */ +#define FC7_SSEL2_PIO4_5 IOPCTL_MUX(133, 1) /* PIO4_5 */ +#define GPIO_PIO45_PIO4_5 IOPCTL_MUX(133, 0) /* PIO4_5 */ +#define FC1_RXD_SDA_MOSI_DATA_PIO4_6 IOPCTL_MUX(134, 5) /* PIO4_6 */ +#define FC7_SSEL3_PIO4_6 IOPCTL_MUX(134, 1) /* PIO4_6 */ +#define GPIO_PIO46_PIO4_6 IOPCTL_MUX(134, 0) /* PIO4_6 */ +#define FC2_SCK_PIO4_11 IOPCTL_MUX(139, 1) /* PIO4_11 */ +#define FLEXSPI1_SCLK_PIO4_11 IOPCTL_MUX(139, 2) /* PIO4_11 */ +#define GPIO_PIO411_PIO4_11 IOPCTL_MUX(139, 0) /* PIO4_11 */ +#define SD1_CLK_PIO4_11 IOPCTL_MUX(139, 4) /* PIO4_11 */ +#define FC2_TXD_SCL_MISO_WS_PIO4_12 IOPCTL_MUX(140, 1) /* PIO4_12 */ +#define FLEXSPI1_DATA0_PIO4_12 IOPCTL_MUX(140, 2) /* PIO4_12 */ +#define GPIO_PIO412_PIO4_12 IOPCTL_MUX(140, 0) /* PIO4_12 */ +#define SD1_CMD_PIO4_12 IOPCTL_MUX(140, 4) /* PIO4_12 */ +#define FC2_RXD_SDA_MOSI_DATA_PIO4_13 IOPCTL_MUX(141, 1) /* PIO4_13 */ +#define FLEXSPI1_DATA1_PIO4_13 IOPCTL_MUX(141, 2) /* PIO4_13 */ +#define GPIO_PIO413_PIO4_13 IOPCTL_MUX(141, 0) /* PIO4_13 */ +#define USDHC1_USDHC_DATA0_PIO4_13 IOPCTL_MUX(141, 4) /* PIO4_13 */ +#define FC2_CTS_SDA_SSEL0_PIO4_14 IOPCTL_MUX(142, 1) /* PIO4_14 */ +#define FLEXSPI1_DATA2_PIO4_14 IOPCTL_MUX(142, 2) /* PIO4_14 */ +#define GPIO_PIO414_PIO4_14 IOPCTL_MUX(142, 0) /* PIO4_14 */ +#define USDHC1_USDHC_DATA1_PIO4_14 IOPCTL_MUX(142, 4) /* PIO4_14 */ +#define FC2_RTS_SCL_SSEL1_PIO4_15 IOPCTL_MUX(143, 1) /* PIO4_15 */ +#define FLEXSPI1_DATA3_PIO4_15 IOPCTL_MUX(143, 2) /* PIO4_15 */ +#define GPIO_PIO415_PIO4_15 IOPCTL_MUX(143, 0) /* PIO4_15 */ +#define USDHC1_USDHC_DATA2_PIO4_15 IOPCTL_MUX(143, 4) /* PIO4_15 */ +#define FC2_SSEL2_PIO4_16 IOPCTL_MUX(144, 1) /* PIO4_16 */ +#define FLEXSPI1_DQS_PIO4_16 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FC11_TXD_SCL_MISO_PIO4_21 IOPCTL_MUX(149, 6) /* PIO4_21 */ +#define FLEXIO0_IO1_PIO4_21 IOPCTL_MUX(149, 8) /* PIO4_21 */ +#define GPIO_PIO421_PIO4_21 IOPCTL_MUX(149, 0) /* PIO4_21 */ +#define USDHC1_USDHC_DATA7_PIO4_21 IOPCTL_MUX(149, 4) /* PIO4_21 */ +#define FC11_RXD_SDA_MOSI_PIO4_22 IOPCTL_MUX(150, 6) /* PIO4_22 */ +#define FLEXIO0_IO2_PIO4_22 IOPCTL_MUX(150, 8) /* PIO4_22 */ +#define GPIO_PIO422_PIO4_22 IOPCTL_MUX(150, 0) /* PIO4_22 */ +#define SD1_CARD_DET_N_PIO4_22 IOPCTL_MUX(150, 4) /* PIO4_22 */ +#define FC11_CTS_SDA_SSELN0_PIO4_23 IOPCTL_MUX(151, 6) /* PIO4_23 */ +#define FLEXIO0_IO3_PIO4_23 IOPCTL_MUX(151, 8) /* PIO4_23 */ +#define GPIO_PIO423_PIO4_23 IOPCTL_MUX(151, 0) /* PIO4_23 */ +#define SD1_RESET_N_PIO4_23 IOPCTL_MUX(151, 4) /* PIO4_23 */ +#define TRACECLK_PIO4_23 IOPCTL_MUX(151, 7) /* PIO4_23 */ +#define FC11_RTS_SCL_SSELN1_PIO4_24 IOPCTL_MUX(152, 6) /* PIO4_24 */ +#define FLEXIO0_IO4_PIO4_24 IOPCTL_MUX(152, 8) /* PIO4_24 */ +#define GPIO_PIO424_PIO4_24 IOPCTL_MUX(152, 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DMA1_TRIG0_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG10_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG11_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG12_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG13_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG14_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG15_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG16_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG17_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG18_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG19_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG1_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG20_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG21_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG22_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG23_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG24_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG25_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG26_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG27_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG28_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG29_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG2_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG30_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG31_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG32_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG33_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG34_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG35_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG36_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG3_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG4_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG5_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG6_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG7_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG8_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define DMA1_TRIG9_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define FLEXSPI0_DQS_PIO1_28 IOPCTL_MUX(60, 1) /* PIO1_28 */ +#define GPIO_PIO128_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define PINT_PINT0_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define PINT_PINT1_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define PINT_PINT2_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define PINT_PINT3_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define PINT_PINT4_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define PINT_PINT5_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define PINT_PINT6_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define PINT_PINT7_PIO1_28 IOPCTL_MUX(60, 0) /* PIO1_28 */ +#define SCT0_IN0_PIO1_28 IOPCTL_MUX(60, 2) /* PIO1_28 */ +#define SCT0_IN1_PIO1_28 IOPCTL_MUX(60, 2) /* PIO1_28 */ +#define SCT0_IN2_PIO1_28 IOPCTL_MUX(60, 2) /* PIO1_28 */ +#define SCT0_IN3_PIO1_28 IOPCTL_MUX(60, 2) /* PIO1_28 */ +#define SCT0_IN4_PIO1_28 IOPCTL_MUX(60, 2) /* PIO1_28 */ +#define SCT0_IN5_PIO1_28 IOPCTL_MUX(60, 2) /* PIO1_28 */ +#define SCT0_IN6_PIO1_28 IOPCTL_MUX(60, 2) /* PIO1_28 */ +#define ACMP0_ACMP_IN1_PIO2_14 IOPCTL_MUX(78, 0) /* PIO2_14 */ +#define CTIMER0_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER0_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER0_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER0_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define FLEXIO0_TRIG1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define GPIO_PIO214_PIO2_14 IOPCTL_MUX(78, 0) /* PIO2_14 */ +#define PIN_32KHZ_CLKOUT_PIO2_14 IOPCTL_MUX(78, 7) /* PIO2_14 */ +#define SCT0_OUT8_PIO2_14 IOPCTL_MUX(78, 2) /* PIO2_14 */ +#define SMARTDMA_SMARTDMA_PIO14_PIO2_14 IOPCTL_MUX(78, 15) /* PIO2_14 */ +#define ACMP0_ACMP_IN4_PIO2_15 IOPCTL_MUX(79, 0) /* PIO2_15 */ +#define CLKIN_PIO2_15 IOPCTL_MUX(79, 7) /* PIO2_15 */ +#define GPIO_PIO215_PIO2_15 IOPCTL_MUX(79, 0) /* PIO2_15 */ +#define SCT0_OUT9_PIO2_15 IOPCTL_MUX(79, 2) /* PIO2_15 */ +#define SMARTDMA_SMARTDMA_PIO15_PIO2_15 IOPCTL_MUX(79, 15) /* PIO2_15 */ +#define GPIO_INT_BMAT_PIO2_24 IOPCTL_MUX(88, 6) /* PIO2_24 */ +#define GPIO_PIO224_PIO2_24 IOPCTL_MUX(88, 0) /* PIO2_24 */ +#define SMARTDMA_SMARTDMA_PIO24_PIO2_24 IOPCTL_MUX(88, 15) /* PIO2_24 */ +#define SWO_PIO2_24 IOPCTL_MUX(88, 1) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOPCTL_MUX(89, 0) /* PIO2_25 */ +#define SMARTDMA_SMARTDMA_PIO25_PIO2_25 IOPCTL_MUX(89, 15) /* PIO2_25 */ +#define SWCLK_PIO2_25 IOPCTL_MUX(89, 1) /* PIO2_25 */ +#define GPIO_PIO226_PIO2_26 IOPCTL_MUX(90, 0) /* PIO2_26 */ +#define SMARTDMA_SMARTDMA_PIO26_PIO2_26 IOPCTL_MUX(90, 15) /* PIO2_26 */ +#define SWDIO_PIO2_26 IOPCTL_MUX(90, 1) /* PIO2_26 */ +#define GPIO_PIO227_PIO2_27 IOPCTL_MUX(91, 0) /* PIO2_27 */ +#define SMARTDMA_SMARTDMA_PIO27_PIO2_27 IOPCTL_MUX(91, 15) /* PIO2_27 */ +#define USB1_OVERCURRENTN_PIO2_27 IOPCTL_MUX(91, 1) /* PIO2_27 */ +#define CLKOUT_PIO2_29 IOPCTL_MUX(93, 5) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOPCTL_MUX(93, 0) /* PIO2_29 */ +#define I3C0_SCL_PIO2_29 IOPCTL_MUX(93, 1) /* PIO2_29 */ +#define SCT0_OUT0_PIO2_29 IOPCTL_MUX(93, 2) /* PIO2_29 */ +#define SMARTDMA_SMARTDMA_PIO29_PIO2_29 IOPCTL_MUX(93, 15) /* PIO2_29 */ +#define CLKIN_PIO2_30 IOPCTL_MUX(94, 5) /* PIO2_30 */ +#define CMP0_OUT_PIO2_30 IOPCTL_MUX(94, 7) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOPCTL_MUX(94, 0) /* PIO2_30 */ +#define I3C0_SDA_PIO2_30 IOPCTL_MUX(94, 1) /* PIO2_30 */ +#define SCT0_OUT3_PIO2_30 IOPCTL_MUX(94, 2) /* PIO2_30 */ +#define SMARTDMA_SMARTDMA_PIO30_PIO2_30 IOPCTL_MUX(94, 15) /* PIO2_30 */ +#define ACMP0_ACMP_IN2_PIO2_31 IOPCTL_MUX(95, 0) /* PIO2_31 */ +#define CTIMER0_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER0_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER0_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER0_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define GPIO_PIO231_PIO2_31 IOPCTL_MUX(95, 0) /* PIO2_31 */ +#define I3C0_PUR_PIO2_31 IOPCTL_MUX(95, 1) /* PIO2_31 */ +#define SCT0_OUT7_PIO2_31 IOPCTL_MUX(95, 2) /* PIO2_31 */ +#define SMARTDMA_SMARTDMA_PIO31_PIO2_31 IOPCTL_MUX(95, 15) /* PIO2_31 */ +#define SWO_PIO2_31 IOPCTL_MUX(95, 5) /* PIO2_31 */ +#define UTICK0_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 3) /* PIO2_31 */ +#define FC6_CTS_SDA_SSEL0_PIO3_28 IOPCTL_MUX(124, 1) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOPCTL_MUX(124, 0) /* PIO3_28 */ +#define FC6_RTS_SCL_SSEL1_PIO3_29 IOPCTL_MUX(125, 1) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOPCTL_MUX(125, 0) /* PIO3_29 */ +#define DBI_CSX_PIO4_20 IOPCTL_MUX(148, 1) /* PIO4_20 */ +#define FC11_SCK_PIO4_20 IOPCTL_MUX(148, 6) /* PIO4_20 */ +#define FLEXIO0_IO0_PIO4_20 IOPCTL_MUX(148, 8) /* PIO4_20 */ +#define GPIO_PIO420_PIO4_20 IOPCTL_MUX(148, 0) /* PIO4_20 */ +#define USDHC1_USDHC_DATA6_PIO4_20 IOPCTL_MUX(148, 4) /* PIO4_20 */ +#define DBI_DSX_PIO4_21 IOPCTL_MUX(149, 1) /* PIO4_21 */ +#define FC11_TXD_SCL_MISO_PIO4_21 IOPCTL_MUX(149, 6) /* PIO4_21 */ +#define FLEXIO0_IO1_PIO4_21 IOPCTL_MUX(149, 8) /* PIO4_21 */ +#define GPIO_PIO421_PIO4_21 IOPCTL_MUX(149, 0) /* PIO4_21 */ +#define USDHC1_USDHC_DATA7_PIO4_21 IOPCTL_MUX(149, 4) /* PIO4_21 */ +#define FC11_RXD_SDA_MOSI_PIO4_22 IOPCTL_MUX(150, 6) /* PIO4_22 */ +#define FLEXIO0_IO2_PIO4_22 IOPCTL_MUX(150, 8) /* PIO4_22 */ +#define GPIO_PIO422_PIO4_22 IOPCTL_MUX(150, 0) /* PIO4_22 */ +#define SD1_CARD_DET_N_PIO4_22 IOPCTL_MUX(150, 4) /* PIO4_22 */ +#define DBI_RWDX_PIO4_23 IOPCTL_MUX(151, 1) /* PIO4_23 */ +#define FC11_CTS_SDA_SSELN0_PIO4_23 IOPCTL_MUX(151, 6) /* PIO4_23 */ +#define FLEXIO0_IO3_PIO4_23 IOPCTL_MUX(151, 8) /* PIO4_23 */ +#define GPIO_PIO423_PIO4_23 IOPCTL_MUX(151, 0) /* PIO4_23 */ +#define LCD_ENABLE_PIO4_23 IOPCTL_MUX(151, 2) /* PIO4_23 */ +#define SD1_RESET_N_PIO4_23 IOPCTL_MUX(151, 4) /* PIO4_23 */ +#define TRACECLK_PIO4_23 IOPCTL_MUX(151, 7) /* PIO4_23 */ +#define DBI_WRX_PIO4_24 IOPCTL_MUX(152, 1) /* PIO4_24 */ +#define FC11_RTS_SCL_SSELN1_PIO4_24 IOPCTL_MUX(152, 6) /* PIO4_24 */ +#define FLEXIO0_IO4_PIO4_24 IOPCTL_MUX(152, 8) /* PIO4_24 */ +#define GPIO_PIO424_PIO4_24 IOPCTL_MUX(152, 0) /* PIO4_24 */ +#define LCD_DTCLK_PIO4_24 IOPCTL_MUX(152, 2) /* PIO4_24 */ +#define SD1_VOLT_PIO4_24 IOPCTL_MUX(152, 4) /* PIO4_24 */ +#define SWD_TRACEDATA0_PIO4_24 IOPCTL_MUX(152, 7) /* PIO4_24 */ +#define DBI_E_PIO4_25 IOPCTL_MUX(153, 1) /* PIO4_25 */ +#define FC11_SSELN2_PIO4_25 IOPCTL_MUX(153, 6) /* PIO4_25 */ +#define FLEXIO0_IO5_PIO4_25 IOPCTL_MUX(153, 8) /* PIO4_25 */ +#define GPIO_PIO425_PIO4_25 IOPCTL_MUX(153, 0) /* PIO4_25 */ +#define LCD_HSYNC_PIO4_25 IOPCTL_MUX(153, 2) /* PIO4_25 */ +#define SWD_TRACEDATA1_PIO4_25 IOPCTL_MUX(153, 7) /* PIO4_25 */ +#define FC11_SSELN3_PIO4_26 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GPIO_PIO429_PIO4_29 IOPCTL_MUX(157, 0) /* PIO4_29 */ +#define LCDIF_dbi_data2_PIO4_29 IOPCTL_MUX(157, 2) /* PIO4_29 */ +#define LCDIF_lcdif_data2_PIO4_29 IOPCTL_MUX(157, 1) /* PIO4_29 */ +#define FC12_TXD_SCL_MISO_PIO4_30 IOPCTL_MUX(158, 6) /* PIO4_30 */ +#define FLEXIO0_IO10_PIO4_30 IOPCTL_MUX(158, 8) /* PIO4_30 */ +#define GPIO_PIO430_PIO4_30 IOPCTL_MUX(158, 0) /* PIO4_30 */ +#define LCDIF_dbi_data3_PIO4_30 IOPCTL_MUX(158, 2) /* PIO4_30 */ +#define LCDIF_lcdif_data3_PIO4_30 IOPCTL_MUX(158, 1) /* PIO4_30 */ +#define FC12_RXD_SDA_MOSI_PIO4_31 IOPCTL_MUX(159, 6) /* PIO4_31 */ +#define FLEXIO0_IO11_PIO4_31 IOPCTL_MUX(159, 8) /* PIO4_31 */ +#define GPIO_PIO431_PIO4_31 IOPCTL_MUX(159, 0) /* PIO4_31 */ +#define LCDIF_dbi_data4_PIO4_31 IOPCTL_MUX(159, 2) /* PIO4_31 */ +#define LCDIF_lcdif_data4_PIO4_31 IOPCTL_MUX(159, 1) /* PIO4_31 */ +#define DMIC0_CLK01_PIO5_4 IOPCTL_MUX(164, 4) /* PIO5_4 */ +#define GPIO_PIO54_PIO5_4 IOPCTL_MUX(164, 0) /* PIO5_4 */ +#define LCDIF_dbi_data9_PIO5_4 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file mode 100644 index 000000000..4df861d0e --- /dev/null +++ b/dts/nxp/nxp_imx/rt/MIMXRT555SFFOC-pinctrl.h @@ -0,0 +1,5893 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from MIMXRT555SFFOC/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MIMXRT555SFFOC_ +#define _ZEPHYR_DTS_BINDING_MIMXRT555SFFOC_ + +#define IOPCTL_MUX(offset, mux) \ + ((((offset) & 0xFFF) << 20) | \ + (((mux) & 0xF) << 0)) + +#define CTIMER0_MATCH0_PIO0_0 IOPCTL_MUX(0, 4) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOPCTL_MUX(0, 0) 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0) /* PIO1_31 */ +#define PINT_PINT5_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define PINT_PINT6_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define PINT_PINT7_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define SCT0_IN0_PIO1_31 IOPCTL_MUX(63, 2) /* PIO1_31 */ +#define SCT0_IN1_PIO1_31 IOPCTL_MUX(63, 2) /* PIO1_31 */ +#define SCT0_IN2_PIO1_31 IOPCTL_MUX(63, 2) /* PIO1_31 */ +#define SCT0_IN3_PIO1_31 IOPCTL_MUX(63, 2) /* PIO1_31 */ +#define SCT0_IN4_PIO1_31 IOPCTL_MUX(63, 2) /* PIO1_31 */ +#define SCT0_IN5_PIO1_31 IOPCTL_MUX(63, 2) /* PIO1_31 */ +#define SCT0_IN6_PIO1_31 IOPCTL_MUX(63, 2) /* PIO1_31 */ +#define SD0_CMD_PIO1_31 IOPCTL_MUX(63, 1) /* PIO1_31 */ +#define GPIO_PIO20_PIO2_0 IOPCTL_MUX(64, 0) /* PIO2_0 */ +#define SCT0_IN0_PIO2_0 IOPCTL_MUX(64, 2) /* PIO2_0 */ +#define SCT0_IN1_PIO2_0 IOPCTL_MUX(64, 2) /* PIO2_0 */ +#define SCT0_IN2_PIO2_0 IOPCTL_MUX(64, 2) /* PIO2_0 */ +#define SCT0_IN3_PIO2_0 IOPCTL_MUX(64, 2) /* PIO2_0 */ +#define SCT0_IN4_PIO2_0 IOPCTL_MUX(64, 2) /* PIO2_0 */ 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IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SCT0_IN3_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SCT0_IN4_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SCT0_IN5_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SCT0_IN6_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SMARTDMA_SMARTDMA_PIO7_PIO2_7 IOPCTL_MUX(71, 15) /* PIO2_7 */ +#define USDHC0_USDHC_DATA6_PIO2_7 IOPCTL_MUX(71, 1) /* PIO2_7 */ +#define CTIMER1_MATCH2_PIO2_8 IOPCTL_MUX(72, 4) /* PIO2_8 */ +#define FC8_CTS_SDA_SSEL0_PIO2_8 IOPCTL_MUX(72, 5) /* PIO2_8 */ +#define GPIO_PIO28_PIO2_8 IOPCTL_MUX(72, 0) /* PIO2_8 */ +#define SCT0_OUT4_PIO2_8 IOPCTL_MUX(72, 2) /* PIO2_8 */ +#define SMARTDMA_SMARTDMA_PIO8_PIO2_8 IOPCTL_MUX(72, 15) /* PIO2_8 */ +#define USDHC0_USDHC_DATA7_PIO2_8 IOPCTL_MUX(72, 1) /* PIO2_8 */ +#define CTIMER1_MATCH3_PIO2_9 IOPCTL_MUX(73, 4) /* PIO2_9 */ +#define FC8_CTS_SDA_SSEL1_PIO2_9 IOPCTL_MUX(73, 5) /* PIO2_9 */ +#define GPIO_PIO29_PIO2_9 IOPCTL_MUX(73, 0) /* PIO2_9 */ +#define SCT0_OUT5_PIO2_9 IOPCTL_MUX(73, 2) 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+#define CTIMER1_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define FLEXIO0_TRIG1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define GPIO_PIO214_PIO2_14 IOPCTL_MUX(78, 0) /* PIO2_14 */ +#define PIN_32KHZ_CLKOUT_PIO2_14 IOPCTL_MUX(78, 7) /* PIO2_14 */ +#define SCT0_OUT8_PIO2_14 IOPCTL_MUX(78, 2) /* PIO2_14 */ +#define SMARTDMA_SMARTDMA_PIO14_PIO2_14 IOPCTL_MUX(78, 15) /* PIO2_14 */ +#define ACMP0_ACMP_IN4_PIO2_15 IOPCTL_MUX(79, 0) /* PIO2_15 */ +#define CLKIN_PIO2_15 IOPCTL_MUX(79, 7) /* PIO2_15 */ +#define GPIO_PIO215_PIO2_15 IOPCTL_MUX(79, 0) /* PIO2_15 */ +#define SCT0_OUT9_PIO2_15 IOPCTL_MUX(79, 2) /* PIO2_15 */ +#define SMARTDMA_SMARTDMA_PIO15_PIO2_15 IOPCTL_MUX(79, 15) /* PIO2_15 */ +#define GPIO_INT_BMAT_PIO2_24 IOPCTL_MUX(88, 6) /* PIO2_24 */ +#define GPIO_PIO224_PIO2_24 IOPCTL_MUX(88, 0) /* PIO2_24 */ +#define SMARTDMA_SMARTDMA_PIO24_PIO2_24 IOPCTL_MUX(88, 15) /* PIO2_24 */ +#define SWO_PIO2_24 IOPCTL_MUX(88, 1) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOPCTL_MUX(89, 0) /* PIO2_25 */ +#define SMARTDMA_SMARTDMA_PIO25_PIO2_25 IOPCTL_MUX(89, 15) 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+#define CTIMER2_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define GPIO_PIO231_PIO2_31 IOPCTL_MUX(95, 0) /* PIO2_31 */ +#define I3C0_PUR_PIO2_31 IOPCTL_MUX(95, 1) /* PIO2_31 */ +#define SCT0_OUT7_PIO2_31 IOPCTL_MUX(95, 2) /* PIO2_31 */ +#define SMARTDMA_SMARTDMA_PIO31_PIO2_31 IOPCTL_MUX(95, 15) /* PIO2_31 */ +#define SWO_PIO2_31 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+#define I3C1_PUR_PIO3_3 IOPCTL_MUX(99, 6) /* PIO3_3 */ +#define LCDIF_lcdif_data23_PIO3_3 IOPCTL_MUX(99, 3) /* PIO3_3 */ +#define CTIMER0_MATCH0_PIO3_8 IOPCTL_MUX(104, 4) /* PIO3_8 */ +#define FC10_SCK_PIO3_8 IOPCTL_MUX(104, 6) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOPCTL_MUX(104, 0) /* PIO3_8 */ +#define LCDIF_lcdif_data9_PIO3_8 IOPCTL_MUX(104, 2) /* PIO3_8 */ +#define SD1_CLK_PIO3_8 IOPCTL_MUX(104, 1) /* PIO3_8 */ +#define CTIMER0_MATCH1_PIO3_9 IOPCTL_MUX(105, 4) /* PIO3_9 */ +#define FC10_TXD_SCL_MISO_PIO3_9 IOPCTL_MUX(105, 6) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOPCTL_MUX(105, 0) /* PIO3_9 */ +#define LCDIF_lcdif_data10_PIO3_9 IOPCTL_MUX(105, 2) /* PIO3_9 */ +#define SD1_CMD_PIO3_9 IOPCTL_MUX(105, 1) /* PIO3_9 */ +#define CTIMER0_MATCH2_PIO3_10 IOPCTL_MUX(106, 4) /* PIO3_10 */ +#define FC10_RXD_SDA_MOSI_PIO3_10 IOPCTL_MUX(106, 6) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOPCTL_MUX(106, 0) /* PIO3_10 */ +#define LCDIF_lcdif_data11_PIO3_10 IOPCTL_MUX(106, 2) /* PIO3_10 */ +#define USDHC1_USDHC_DATA0_PIO3_10 IOPCTL_MUX(106, 1) /* PIO3_10 */ +#define CTIMER0_MATCH3_PIO3_11 IOPCTL_MUX(107, 4) /* PIO3_11 */ +#define FC10_CTS_SDA_SSELN0_PIO3_11 IOPCTL_MUX(107, 6) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOPCTL_MUX(107, 0) /* PIO3_11 */ +#define LCDIF_lcdif_data12_PIO3_11 IOPCTL_MUX(107, 2) /* PIO3_11 */ +#define USDHC1_USDHC_DATA1_PIO3_11 IOPCTL_MUX(107, 1) /* PIO3_11 */ +#define CTIMER0_CAPTURE0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER0_CAPTURE1_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER0_CAPTURE2_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER0_CAPTURE3_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER1_CAPTURE0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER1_CAPTURE1_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER1_CAPTURE2_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER1_CAPTURE3_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER2_CAPTURE0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER2_CAPTURE1_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER2_CAPTURE2_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER2_CAPTURE3_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER3_CAPTURE2_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER3_CAPTURE3_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER4_CAPTURE0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER4_CAPTURE1_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER4_CAPTURE2_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER4_CAPTURE3_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define FC10_RTS_SCL_SSELN1_PIO3_12 IOPCTL_MUX(108, 6) /* PIO3_12 */ +#define FLEXIO0_TRIG0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOPCTL_MUX(108, 0) /* PIO3_12 */ +#define LCDIF_lcdif_data13_PIO3_12 IOPCTL_MUX(108, 2) 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IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER3_CAPTURE2_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER3_CAPTURE3_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER4_CAPTURE0_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER4_CAPTURE1_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER4_CAPTURE2_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER4_CAPTURE3_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define FC10_SSELN2_PIO3_13 IOPCTL_MUX(109, 6) /* PIO3_13 */ +#define FLEXIO0_TRIG1_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOPCTL_MUX(109, 0) /* PIO3_13 */ +#define LCDIF_lcdif_data14_PIO3_13 IOPCTL_MUX(109, 2) /* PIO3_13 */ +#define USDHC1_USDHC_DATA3_PIO3_13 IOPCTL_MUX(109, 1) /* PIO3_13 */ +#define ACMP0_ACMP_IN5_PIO3_14 IOPCTL_MUX(110, 0) /* PIO3_14 */ +#define CTIMER3_MATCH0_PIO3_14 IOPCTL_MUX(110, 4) /* PIO3_14 */ +#define FC10_SSELN3_PIO3_14 IOPCTL_MUX(110, 6) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOPCTL_MUX(110, 0) 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+#define GPIO_PIO317_PIO3_17 IOPCTL_MUX(113, 0) /* PIO3_17 */ +#define LCDIF_lcdif_data18_PIO3_17 IOPCTL_MUX(113, 2) /* PIO3_17 */ +#define USDHC1_USDHC_DATA6_PIO3_17 IOPCTL_MUX(113, 1) /* PIO3_17 */ +#define CTIMER4_MATCH0_PIO3_18 IOPCTL_MUX(114, 4) /* PIO3_18 */ +#define FC5_CTS_SDA_SSEL0_PIO3_18 IOPCTL_MUX(114, 5) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOPCTL_MUX(114, 0) /* PIO3_18 */ +#define LCDIF_lcdif_data19_PIO3_18 IOPCTL_MUX(114, 2) /* PIO3_18 */ +#define USDHC1_USDHC_DATA7_PIO3_18 IOPCTL_MUX(114, 1) /* PIO3_18 */ +#define CTIMER4_MATCH1_PIO3_19 IOPCTL_MUX(115, 4) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOPCTL_MUX(115, 0) /* PIO3_19 */ +#define LCDIF_lcdif_data20_PIO3_19 IOPCTL_MUX(115, 2) /* PIO3_19 */ +#define MCLK_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SCT0_IN0_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SCT0_IN1_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SCT0_IN2_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SCT0_IN3_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SCT0_IN4_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SCT0_IN5_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SCT0_IN6_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SD1_CARD_DET_N_PIO3_19 IOPCTL_MUX(115, 1) /* PIO3_19 */ +#define CTIMER4_MATCH2_PIO3_20 IOPCTL_MUX(116, 4) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOPCTL_MUX(116, 0) /* PIO3_20 */ +#define LCDIF_lcdif_data21_PIO3_20 IOPCTL_MUX(116, 2) /* PIO3_20 */ +#define SD1_RESET_N_PIO3_20 IOPCTL_MUX(116, 1) /* PIO3_20 */ +#define CTIMER4_MATCH3_PIO3_21 IOPCTL_MUX(117, 4) /* PIO3_21 */ +#define GPIO_INT_BMAT_PIO3_21 IOPCTL_MUX(117, 6) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOPCTL_MUX(117, 0) /* PIO3_21 */ +#define LCDIF_lcdif_data22_PIO3_21 IOPCTL_MUX(117, 2) /* PIO3_21 */ +#define SD1_VOLT_PIO3_21 IOPCTL_MUX(117, 1) /* PIO3_21 */ +#define FC6_SCK_PIO3_25 IOPCTL_MUX(121, 1) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOPCTL_MUX(121, 0) /* PIO3_25 */ +#define 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SD1_CLK_PIO4_11 IOPCTL_MUX(139, 4) /* PIO4_11 */ +#define FC2_TXD_SCL_MISO_WS_PIO4_12 IOPCTL_MUX(140, 1) /* PIO4_12 */ +#define FLEXSPI1_DATA0_PIO4_12 IOPCTL_MUX(140, 2) /* PIO4_12 */ +#define GPIO_PIO412_PIO4_12 IOPCTL_MUX(140, 0) /* PIO4_12 */ +#define SD1_CMD_PIO4_12 IOPCTL_MUX(140, 4) /* PIO4_12 */ +#define FC2_RXD_SDA_MOSI_DATA_PIO4_13 IOPCTL_MUX(141, 1) /* PIO4_13 */ +#define FLEXSPI1_DATA1_PIO4_13 IOPCTL_MUX(141, 2) /* PIO4_13 */ +#define GPIO_PIO413_PIO4_13 IOPCTL_MUX(141, 0) /* PIO4_13 */ +#define USDHC1_USDHC_DATA0_PIO4_13 IOPCTL_MUX(141, 4) /* PIO4_13 */ +#define FC2_CTS_SDA_SSEL0_PIO4_14 IOPCTL_MUX(142, 1) /* PIO4_14 */ +#define FLEXSPI1_DATA2_PIO4_14 IOPCTL_MUX(142, 2) /* PIO4_14 */ +#define GPIO_PIO414_PIO4_14 IOPCTL_MUX(142, 0) /* PIO4_14 */ +#define USDHC1_USDHC_DATA1_PIO4_14 IOPCTL_MUX(142, 4) /* PIO4_14 */ +#define FC2_RTS_SCL_SSEL1_PIO4_15 IOPCTL_MUX(143, 1) /* PIO4_15 */ +#define FLEXSPI1_DATA3_PIO4_15 IOPCTL_MUX(143, 2) /* PIO4_15 */ +#define GPIO_PIO415_PIO4_15 IOPCTL_MUX(143, 0) /* PIO4_15 */ +#define USDHC1_USDHC_DATA2_PIO4_15 IOPCTL_MUX(143, 4) /* PIO4_15 */ +#define FC2_SSEL2_PIO4_16 IOPCTL_MUX(144, 1) /* PIO4_16 */ +#define FLEXSPI1_DQS_PIO4_16 IOPCTL_MUX(144, 2) /* PIO4_16 */ +#define GPIO_PIO416_PIO4_16 IOPCTL_MUX(144, 0) /* PIO4_16 */ +#define USDHC1_USDHC_DATA3_PIO4_16 IOPCTL_MUX(144, 4) /* PIO4_16 */ +#define FC2_SSEL3_PIO4_17 IOPCTL_MUX(145, 1) /* PIO4_17 */ +#define FLEXSPI1_SCLK_N_PIO4_17 IOPCTL_MUX(145, 3) /* PIO4_17 */ +#define FLEXSPI1_SS1_N_PIO4_17 IOPCTL_MUX(145, 2) /* PIO4_17 */ +#define GPIO_PIO417_PIO4_17 IOPCTL_MUX(145, 0) /* PIO4_17 */ +#define SD1_WR_PRT_PIO4_17 IOPCTL_MUX(145, 4) /* PIO4_17 */ +#define ADC0_CH6_PIO4_18 IOPCTL_MUX(146, 0) /* PIO4_18 */ +#define FLEXSPI1_SS0_N_PIO4_18 IOPCTL_MUX(146, 2) /* PIO4_18 */ +#define GPIO_PIO418_PIO4_18 IOPCTL_MUX(146, 0) /* PIO4_18 */ +#define USDHC1_USDHC_DATA4_PIO4_18 IOPCTL_MUX(146, 4) /* PIO4_18 */ +#define DBI_CSX_PIO4_20 IOPCTL_MUX(148, 1) /* PIO4_20 */ +#define FC11_SCK_PIO4_20 IOPCTL_MUX(148, 6) /* PIO4_20 */ +#define FLEXIO0_IO0_PIO4_20 IOPCTL_MUX(148, 8) /* PIO4_20 */ +#define GPIO_PIO420_PIO4_20 IOPCTL_MUX(148, 0) /* PIO4_20 */ +#define USDHC1_USDHC_DATA6_PIO4_20 IOPCTL_MUX(148, 4) /* PIO4_20 */ +#define DBI_DSX_PIO4_21 IOPCTL_MUX(149, 1) /* PIO4_21 */ +#define FC11_TXD_SCL_MISO_PIO4_21 IOPCTL_MUX(149, 6) /* PIO4_21 */ +#define FLEXIO0_IO1_PIO4_21 IOPCTL_MUX(149, 8) /* PIO4_21 */ +#define GPIO_PIO421_PIO4_21 IOPCTL_MUX(149, 0) /* PIO4_21 */ +#define USDHC1_USDHC_DATA7_PIO4_21 IOPCTL_MUX(149, 4) /* PIO4_21 */ +#define FC11_RXD_SDA_MOSI_PIO4_22 IOPCTL_MUX(150, 6) /* PIO4_22 */ +#define FLEXIO0_IO2_PIO4_22 IOPCTL_MUX(150, 8) /* PIO4_22 */ +#define GPIO_PIO422_PIO4_22 IOPCTL_MUX(150, 0) /* PIO4_22 */ +#define SD1_CARD_DET_N_PIO4_22 IOPCTL_MUX(150, 4) /* PIO4_22 */ +#define DBI_RWDX_PIO4_23 IOPCTL_MUX(151, 1) /* PIO4_23 */ +#define FC11_CTS_SDA_SSELN0_PIO4_23 IOPCTL_MUX(151, 6) /* PIO4_23 */ +#define FLEXIO0_IO3_PIO4_23 IOPCTL_MUX(151, 8) /* PIO4_23 */ +#define GPIO_PIO423_PIO4_23 IOPCTL_MUX(151, 0) /* PIO4_23 */ +#define LCD_ENABLE_PIO4_23 IOPCTL_MUX(151, 2) /* PIO4_23 */ +#define SD1_RESET_N_PIO4_23 IOPCTL_MUX(151, 4) /* PIO4_23 */ +#define TRACECLK_PIO4_23 IOPCTL_MUX(151, 7) /* PIO4_23 */ +#define DBI_WRX_PIO4_24 IOPCTL_MUX(152, 1) /* PIO4_24 */ +#define FC11_RTS_SCL_SSELN1_PIO4_24 IOPCTL_MUX(152, 6) /* PIO4_24 */ +#define FLEXIO0_IO4_PIO4_24 IOPCTL_MUX(152, 8) /* PIO4_24 */ +#define GPIO_PIO424_PIO4_24 IOPCTL_MUX(152, 0) /* PIO4_24 */ +#define LCD_DTCLK_PIO4_24 IOPCTL_MUX(152, 2) /* PIO4_24 */ +#define SD1_VOLT_PIO4_24 IOPCTL_MUX(152, 4) /* PIO4_24 */ +#define SWD_TRACEDATA0_PIO4_24 IOPCTL_MUX(152, 7) /* PIO4_24 */ +#define DBI_E_PIO4_25 IOPCTL_MUX(153, 1) /* PIO4_25 */ +#define FC11_SSELN2_PIO4_25 IOPCTL_MUX(153, 6) /* PIO4_25 */ +#define FLEXIO0_IO5_PIO4_25 IOPCTL_MUX(153, 8) /* PIO4_25 */ +#define GPIO_PIO425_PIO4_25 IOPCTL_MUX(153, 0) /* PIO4_25 */ +#define LCD_HSYNC_PIO4_25 IOPCTL_MUX(153, 2) /* PIO4_25 */ +#define SWD_TRACEDATA1_PIO4_25 IOPCTL_MUX(153, 7) /* PIO4_25 */ +#define FC11_SSELN3_PIO4_26 IOPCTL_MUX(154, 6) /* PIO4_26 */ +#define FLEXIO0_IO6_PIO4_26 IOPCTL_MUX(154, 8) /* PIO4_26 */ +#define GPIO_PIO426_PIO4_26 IOPCTL_MUX(154, 0) /* PIO4_26 */ +#define LCD_VSYNC_PIO4_26 IOPCTL_MUX(154, 1) /* PIO4_26 */ +#define SWD_TRACEDATA2_PIO4_26 IOPCTL_MUX(154, 7) /* PIO4_26 */ +#define FLEXIO0_IO7_PIO4_27 IOPCTL_MUX(155, 8) /* PIO4_27 */ +#define GPIO_PIO427_PIO4_27 IOPCTL_MUX(155, 0) /* PIO4_27 */ +#define LCDIF_dbi_data0_PIO4_27 IOPCTL_MUX(155, 2) /* PIO4_27 */ +#define LCDIF_lcdif_data0_PIO4_27 IOPCTL_MUX(155, 1) /* PIO4_27 */ +#define SWD_TRACEDATA3_PIO4_27 IOPCTL_MUX(155, 7) /* PIO4_27 */ +#define FLEXIO0_IO8_PIO4_28 IOPCTL_MUX(156, 8) /* PIO4_28 */ +#define GPIO_PIO428_PIO4_28 IOPCTL_MUX(156, 0) /* PIO4_28 */ +#define LCDIF_dbi_data1_PIO4_28 IOPCTL_MUX(156, 2) /* PIO4_28 */ +#define LCDIF_lcdif_data1_PIO4_28 IOPCTL_MUX(156, 1) /* PIO4_28 */ +#define FC12_SCK_PIO4_29 IOPCTL_MUX(157, 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+#define FLEXIO0_IO12_PIO5_0 IOPCTL_MUX(160, 8) /* PIO5_0 */ +#define GPIO_PIO50_PIO5_0 IOPCTL_MUX(160, 0) /* PIO5_0 */ +#define LCDIF_dbi_data5_PIO5_0 IOPCTL_MUX(160, 2) /* PIO5_0 */ +#define LCDIF_lcdif_data5_PIO5_0 IOPCTL_MUX(160, 1) /* PIO5_0 */ +#define FC12_RTS_SCL_SSELN1_PIO5_1 IOPCTL_MUX(161, 6) /* PIO5_1 */ +#define FLEXIO0_IO13_PIO5_1 IOPCTL_MUX(161, 8) /* PIO5_1 */ +#define GPIO_PIO51_PIO5_1 IOPCTL_MUX(161, 0) /* PIO5_1 */ +#define LCDIF_dbi_data6_PIO5_1 IOPCTL_MUX(161, 2) /* PIO5_1 */ +#define LCDIF_lcdif_data6_PIO5_1 IOPCTL_MUX(161, 1) /* PIO5_1 */ +#define FC12_SSELN2_PIO5_2 IOPCTL_MUX(162, 6) /* PIO5_2 */ +#define FLEXIO0_IO14_PIO5_2 IOPCTL_MUX(162, 8) /* PIO5_2 */ +#define GPIO_PIO52_PIO5_2 IOPCTL_MUX(162, 0) /* PIO5_2 */ +#define LCDIF_dbi_data7_PIO5_2 IOPCTL_MUX(162, 2) /* PIO5_2 */ +#define LCDIF_lcdif_data7_PIO5_2 IOPCTL_MUX(162, 1) /* PIO5_2 */ +#define LOW_FREQ_CLKOUT_PIO5_2 IOPCTL_MUX(162, 7) /* PIO5_2 */ +#define FC12_SSELN3_PIO5_3 IOPCTL_MUX(163, 6) /* PIO5_3 */ +#define FLEXIO0_IO15_PIO5_3 IOPCTL_MUX(163, 8) /* PIO5_3 */ +#define GPIO_PIO53_PIO5_3 IOPCTL_MUX(163, 0) /* PIO5_3 */ +#define LCDIF_dbi_data8_PIO5_3 IOPCTL_MUX(163, 2) /* PIO5_3 */ +#define LCDIF_lcdif_data8_PIO5_3 IOPCTL_MUX(163, 1) /* PIO5_3 */ +#define LOW_FREQ_CLKOUT_N_PIO5_3 IOPCTL_MUX(163, 7) /* PIO5_3 */ +#define DMIC0_CLK01_PIO5_4 IOPCTL_MUX(164, 4) /* PIO5_4 */ +#define GPIO_PIO54_PIO5_4 IOPCTL_MUX(164, 0) /* PIO5_4 */ +#define LCDIF_dbi_data9_PIO5_4 IOPCTL_MUX(164, 2) /* PIO5_4 */ +#define LCDIF_lcdif_data9_PIO5_4 IOPCTL_MUX(164, 1) /* PIO5_4 */ +#define DMIC0_DATA01_PIO5_8 IOPCTL_MUX(168, 4) /* PIO5_8 */ +#define GPIO_PIO58_PIO5_8 IOPCTL_MUX(168, 0) /* PIO5_8 */ +#define LCDIF_dbi_data13_PIO5_8 IOPCTL_MUX(168, 2) /* PIO5_8 */ +#define LCDIF_lcdif_data13_PIO5_8 IOPCTL_MUX(168, 1) /* PIO5_8 */ +#define FC4_CTS_SDA_SSEL0_PIO5_15 IOPCTL_MUX(175, 4) /* PIO5_15 */ +#define FLEXSPI1_DATA4_PIO5_15 IOPCTL_MUX(175, 2) /* PIO5_15 */ +#define GPIO_PIO515_PIO5_15 IOPCTL_MUX(175, 0) /* PIO5_15 */ +#define LCDIF_lcdif_data20_PIO5_15 IOPCTL_MUX(175, 1) /* PIO5_15 */ +#define FC4_RTS_SCL_SSEL1_PIO5_16 IOPCTL_MUX(176, 4) /* PIO5_16 */ +#define FLEXSPI1_DATA5_PIO5_16 IOPCTL_MUX(176, 2) /* PIO5_16 */ +#define GPIO_PIO516_PIO5_16 IOPCTL_MUX(176, 0) /* PIO5_16 */ +#define LCDIF_lcdif_data21_PIO5_16 IOPCTL_MUX(176, 1) /* PIO5_16 */ +#define FC4_SSEL2_PIO5_17 IOPCTL_MUX(177, 4) /* PIO5_17 */ +#define FLEXSPI1_DATA6_PIO5_17 IOPCTL_MUX(177, 2) /* PIO5_17 */ +#define GPIO_PIO517_PIO5_17 IOPCTL_MUX(177, 0) /* PIO5_17 */ +#define LCDIF_lcdif_data22_PIO5_17 IOPCTL_MUX(177, 1) /* PIO5_17 */ +#define FC4_SSEL3_PIO5_18 IOPCTL_MUX(178, 4) /* PIO5_18 */ +#define FLEXSPI1_DATA7_PIO5_18 IOPCTL_MUX(178, 2) /* PIO5_18 */ +#define GPIO_PIO518_PIO5_18 IOPCTL_MUX(178, 0) /* PIO5_18 */ +#define LCDIF_lcdif_data23_PIO5_18 IOPCTL_MUX(178, 1) /* PIO5_18 */ + +#endif diff --git a/dts/nxp/nxp_imx/rt/MIMXRT633SFAWBR-pinctrl.h b/dts/nxp/nxp_imx/rt/MIMXRT633SFAWBR-pinctrl.h new file mode 100644 index 000000000..8c3f502eb --- /dev/null +++ b/dts/nxp/nxp_imx/rt/MIMXRT633SFAWBR-pinctrl.h @@ -0,0 +1,4290 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from MIMXRT633SFAWBR/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MIMXRT633SFAWBR_ +#define _ZEPHYR_DTS_BINDING_MIMXRT633SFAWBR_ + +#define IOPCTL_MUX(offset, mux) \ + ((((offset) & 0xFFF) << 20) | \ + (((mux) & 0xF) << 0)) + +#define CTIMER0_MATCH0_PIO0_0 IOPCTL_MUX(0, 4) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG22_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG23_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG24_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG25_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG26_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG27_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG30_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG31_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define 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/* PIO0_0 */ +#define DMA1_TRIG4_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA1_TRIG5_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA1_TRIG6_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA1_TRIG7_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA1_TRIG8_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA1_TRIG9_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define FC0_SCK_PIO0_0 IOPCTL_MUX(0, 1) /* PIO0_0 */ +#define GPIO_INT_BMAT_PIO0_0 IOPCTL_MUX(0, 6) /* PIO0_0 */ +#define GPIO_PIO00_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define I2S_BRIDGE_CLK_IN_PIO0_0 IOPCTL_MUX(0, 5) /* PIO0_0 */ +#define PINT_PINT0_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define PINT_PINT1_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define PINT_PINT2_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define PINT_PINT3_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define PINT_PINT4_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define PINT_PINT5_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define PINT_PINT6_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define 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IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER2_CAPTURE1_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER2_CAPTURE2_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER2_CAPTURE3_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER3_CAPTURE0_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER3_CAPTURE1_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER3_CAPTURE2_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER3_CAPTURE3_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER4_CAPTURE0_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER4_CAPTURE1_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER4_CAPTURE2_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER4_CAPTURE3_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define DMIC0_DATA2_3_PIO2_21 IOPCTL_MUX(85, 1) /* PIO2_21 */ +#define FLEXSPI0B_SS1_N_PIO2_21 IOPCTL_MUX(85, 6) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOPCTL_MUX(85, 0) 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/* PIO2_31 */ +#define CTIMER3_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define GPIO_PIO231_PIO2_31 IOPCTL_MUX(95, 0) /* PIO2_31 */ +#define I3C0_PUR_PIO2_31 IOPCTL_MUX(95, 1) /* PIO2_31 */ +#define SCT0_OUT7_PIO2_31 IOPCTL_MUX(95, 2) /* PIO2_31 */ +#define SWO_PIO2_31 IOPCTL_MUX(95, 5) /* PIO2_31 */ +#define UTICK0_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 3) /* PIO2_31 */ +#define FC6_TXD_SCL_MISO_WS_PIO3_26 IOPCTL_MUX(122, 1) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOPCTL_MUX(122, 0) /* PIO3_26 */ +#define FC6_RXD_SDA_MOSI_DATA_PIO3_27 IOPCTL_MUX(123, 1) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOPCTL_MUX(123, 0) /* PIO3_27 */ + +#endif diff --git a/dts/nxp/nxp_imx/rt/MIMXRT633SFFOB-pinctrl.h b/dts/nxp/nxp_imx/rt/MIMXRT633SFFOB-pinctrl.h new file mode 100644 index 000000000..acf938c3e --- /dev/null +++ b/dts/nxp/nxp_imx/rt/MIMXRT633SFFOB-pinctrl.h @@ -0,0 +1,5979 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from MIMXRT633SFFOB/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MIMXRT633SFFOB_ +#define _ZEPHYR_DTS_BINDING_MIMXRT633SFFOB_ + +#define IOPCTL_MUX(offset, mux) \ + ((((offset) & 0xFFF) << 20) | \ + (((mux) & 0xF) << 0)) + +#define CTIMER0_MATCH0_PIO0_0 IOPCTL_MUX(0, 4) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG18_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG19_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG1_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG20_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG21_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG22_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG23_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG24_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG25_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG26_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG27_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG28_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG29_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG2_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define 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IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define DMA1_TRIG3_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define DMA1_TRIG4_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define DMA1_TRIG5_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define DMA1_TRIG6_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define DMA1_TRIG7_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define DMA1_TRIG8_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define DMA1_TRIG9_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define GPIO_PIO131_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define PINT_PINT0_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define PINT_PINT1_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define PINT_PINT2_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define PINT_PINT3_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define PINT_PINT4_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define PINT_PINT5_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define PINT_PINT6_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define PINT_PINT7_PIO1_31 IOPCTL_MUX(63, 0) /* PIO1_31 */ +#define SCT0_IN0_PIO1_31 IOPCTL_MUX(63, 2) /* PIO1_31 */ +#define SCT0_IN1_PIO1_31 IOPCTL_MUX(63, 2) /* PIO1_31 */ +#define SCT0_IN2_PIO1_31 IOPCTL_MUX(63, 2) /* PIO1_31 */ +#define SCT0_IN3_PIO1_31 IOPCTL_MUX(63, 2) /* PIO1_31 */ +#define SCT0_IN4_PIO1_31 IOPCTL_MUX(63, 2) /* PIO1_31 */ +#define SCT0_IN5_PIO1_31 IOPCTL_MUX(63, 2) /* PIO1_31 */ +#define SCT0_IN6_PIO1_31 IOPCTL_MUX(63, 2) /* PIO1_31 */ +#define SD0_CMD_PIO1_31 IOPCTL_MUX(63, 1) /* PIO1_31 */ +#define GPIO_PIO20_PIO2_0 IOPCTL_MUX(64, 0) /* PIO2_0 */ +#define SCT0_IN0_PIO2_0 IOPCTL_MUX(64, 2) /* PIO2_0 */ +#define SCT0_IN1_PIO2_0 IOPCTL_MUX(64, 2) /* PIO2_0 */ +#define SCT0_IN2_PIO2_0 IOPCTL_MUX(64, 2) /* PIO2_0 */ +#define SCT0_IN3_PIO2_0 IOPCTL_MUX(64, 2) /* PIO2_0 */ +#define SCT0_IN4_PIO2_0 IOPCTL_MUX(64, 2) /* PIO2_0 */ +#define SCT0_IN5_PIO2_0 IOPCTL_MUX(64, 2) /* PIO2_0 */ +#define SCT0_IN6_PIO2_0 IOPCTL_MUX(64, 2) /* PIO2_0 */ +#define USDHC0_USDHC_DATA0_PIO2_0 IOPCTL_MUX(64, 1) /* PIO2_0 */ +#define GPIO_PIO21_PIO2_1 IOPCTL_MUX(65, 0) /* PIO2_1 */ +#define SCT0_IN0_PIO2_1 IOPCTL_MUX(65, 2) /* PIO2_1 */ +#define SCT0_IN1_PIO2_1 IOPCTL_MUX(65, 2) /* PIO2_1 */ +#define SCT0_IN2_PIO2_1 IOPCTL_MUX(65, 2) /* PIO2_1 */ +#define SCT0_IN3_PIO2_1 IOPCTL_MUX(65, 2) /* PIO2_1 */ +#define SCT0_IN4_PIO2_1 IOPCTL_MUX(65, 2) /* PIO2_1 */ +#define SCT0_IN5_PIO2_1 IOPCTL_MUX(65, 2) /* PIO2_1 */ +#define SCT0_IN6_PIO2_1 IOPCTL_MUX(65, 2) /* PIO2_1 */ +#define USDHC0_USDHC_DATA1_PIO2_1 IOPCTL_MUX(65, 1) /* PIO2_1 */ +#define GPIO_PIO22_PIO2_2 IOPCTL_MUX(66, 0) /* PIO2_2 */ +#define SCT0_OUT0_PIO2_2 IOPCTL_MUX(66, 2) /* PIO2_2 */ +#define USDHC0_USDHC_DATA2_PIO2_2 IOPCTL_MUX(66, 1) /* PIO2_2 */ +#define GPIO_PIO23_PIO2_3 IOPCTL_MUX(67, 0) /* PIO2_3 */ +#define SCT0_OUT1_PIO2_3 IOPCTL_MUX(67, 2) /* PIO2_3 */ +#define USDHC0_USDHC_DATA3_PIO2_3 IOPCTL_MUX(67, 1) /* PIO2_3 */ +#define GPIO_PIO24_PIO2_4 IOPCTL_MUX(68, 0) /* PIO2_4 */ +#define SCT0_OUT2_PIO2_4 IOPCTL_MUX(68, 2) /* PIO2_4 */ +#define SD0_DS_PIO2_4 IOPCTL_MUX(68, 5) /* PIO2_4 */ +#define SD0_WR_PRT_PIO2_4 IOPCTL_MUX(68, 1) /* PIO2_4 */ +#define GPIO_PIO25_PIO2_5 IOPCTL_MUX(69, 0) /* PIO2_5 */ +#define SCT0_OUT3_PIO2_5 IOPCTL_MUX(69, 2) /* PIO2_5 */ +#define USDHC0_USDHC_DATA4_PIO2_5 IOPCTL_MUX(69, 1) /* PIO2_5 */ +#define CTIMER1_MATCH0_PIO2_6 IOPCTL_MUX(70, 4) /* PIO2_6 */ +#define GPIO_PIO26_PIO2_6 IOPCTL_MUX(70, 0) /* PIO2_6 */ +#define SCT0_IN0_PIO2_6 IOPCTL_MUX(70, 2) /* PIO2_6 */ +#define SCT0_IN1_PIO2_6 IOPCTL_MUX(70, 2) /* PIO2_6 */ +#define SCT0_IN2_PIO2_6 IOPCTL_MUX(70, 2) /* PIO2_6 */ +#define SCT0_IN3_PIO2_6 IOPCTL_MUX(70, 2) /* PIO2_6 */ +#define SCT0_IN4_PIO2_6 IOPCTL_MUX(70, 2) /* PIO2_6 */ +#define SCT0_IN5_PIO2_6 IOPCTL_MUX(70, 2) /* PIO2_6 */ +#define SCT0_IN6_PIO2_6 IOPCTL_MUX(70, 2) /* PIO2_6 */ +#define USDHC0_USDHC_DATA5_PIO2_6 IOPCTL_MUX(70, 1) /* PIO2_6 */ +#define CTIMER1_MATCH1_PIO2_7 IOPCTL_MUX(71, 4) /* PIO2_7 */ +#define GPIO_PIO27_PIO2_7 IOPCTL_MUX(71, 0) /* PIO2_7 */ +#define SCT0_IN0_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SCT0_IN1_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SCT0_IN2_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SCT0_IN3_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SCT0_IN4_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SCT0_IN5_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SCT0_IN6_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define USDHC0_USDHC_DATA6_PIO2_7 IOPCTL_MUX(71, 1) /* PIO2_7 */ +#define CTIMER1_MATCH2_PIO2_8 IOPCTL_MUX(72, 4) /* PIO2_8 */ +#define GPIO_PIO28_PIO2_8 IOPCTL_MUX(72, 0) /* PIO2_8 */ +#define SCT0_OUT4_PIO2_8 IOPCTL_MUX(72, 2) /* PIO2_8 */ +#define USDHC0_USDHC_DATA7_PIO2_8 IOPCTL_MUX(72, 1) /* PIO2_8 */ +#define CTIMER1_MATCH3_PIO2_9 IOPCTL_MUX(73, 4) /* PIO2_9 */ +#define GPIO_PIO29_PIO2_9 IOPCTL_MUX(73, 0) /* PIO2_9 */ +#define SCT0_OUT5_PIO2_9 IOPCTL_MUX(73, 2) /* PIO2_9 */ +#define SD0_CARD_DET_N_PIO2_9 IOPCTL_MUX(73, 1) /* PIO2_9 */ +#define CTIMER2_MATCH0_PIO2_10 IOPCTL_MUX(74, 4) /* PIO2_10 */ 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+#define SCT0_IN6_PIO2_11 IOPCTL_MUX(75, 2) /* PIO2_11 */ +#define SD0_VOLT_PIO2_11 IOPCTL_MUX(75, 1) /* PIO2_11 */ +#define CTIMER2_MATCH2_PIO2_12 IOPCTL_MUX(76, 4) /* PIO2_12 */ +#define GPIO_PIO212_PIO2_12 IOPCTL_MUX(76, 0) /* PIO2_12 */ +#define SCT0_OUT6_PIO2_12 IOPCTL_MUX(76, 2) /* PIO2_12 */ +#define CMP0_OUT_PIO2_13 IOPCTL_MUX(77, 7) /* PIO2_13 */ +#define CTIMER2_MATCH3_PIO2_13 IOPCTL_MUX(77, 4) /* PIO2_13 */ +#define GPIO_PIO213_PIO2_13 IOPCTL_MUX(77, 0) /* PIO2_13 */ +#define SCT0_OUT7_PIO2_13 IOPCTL_MUX(77, 2) /* PIO2_13 */ +#define CMP_IN1_PIO2_14 IOPCTL_MUX(78, 0) /* PIO2_14 */ +#define CTIMER0_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER0_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER0_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER0_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define GPIO_PIO214_PIO2_14 IOPCTL_MUX(78, 0) /* PIO2_14 */ +#define SCT0_OUT8_PIO2_14 IOPCTL_MUX(78, 2) /* PIO2_14 */ +#define CLKIN_PIO2_15 IOPCTL_MUX(79, 7) /* PIO2_15 */ +#define CMP_IN4_PIO2_15 IOPCTL_MUX(79, 0) /* PIO2_15 */ +#define GPIO_PIO215_PIO2_15 IOPCTL_MUX(79, 0) /* PIO2_15 */ +#define SCT0_OUT9_PIO2_15 IOPCTL_MUX(79, 2) /* PIO2_15 */ +#define DMIC0_CLK0_1_PIO2_16 IOPCTL_MUX(80, 1) /* PIO2_16 */ +#define GPIO_PIO216_PIO2_16 IOPCTL_MUX(80, 0) /* PIO2_16 */ +#define DMIC0_CLK2_3_PIO2_17 IOPCTL_MUX(81, 1) /* PIO2_17 */ +#define FLEXSPI0B_DATA4_PIO2_17 IOPCTL_MUX(81, 6) /* PIO2_17 */ +#define GPIO_PIO217_PIO2_17 IOPCTL_MUX(81, 0) /* PIO2_17 */ +#define DMIC0_CLK4_5_PIO2_18 IOPCTL_MUX(82, 1) /* PIO2_18 */ +#define FLEXSPI0B_DATA5_PIO2_18 IOPCTL_MUX(82, 6) /* PIO2_18 */ +#define GPIO_PIO218_PIO2_18 IOPCTL_MUX(82, 0) /* PIO2_18 */ +#define DMIC0_CLK6_7_PIO2_19 IOPCTL_MUX(83, 1) /* PIO2_19 */ +#define FLEXSPI0B_SS0_N_PIO2_19 IOPCTL_MUX(83, 6) /* PIO2_19 */ +#define GPIO_PIO219_PIO2_19 IOPCTL_MUX(83, 0) /* PIO2_19 */ +#define DMIC0_DATA0_1_PIO2_20 IOPCTL_MUX(84, 1) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOPCTL_MUX(84, 0) /* PIO2_20 */ +#define CTIMER0_CAPTURE0_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER0_CAPTURE1_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER0_CAPTURE2_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER0_CAPTURE3_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER1_CAPTURE0_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER1_CAPTURE1_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER1_CAPTURE2_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER1_CAPTURE3_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER2_CAPTURE1_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER2_CAPTURE2_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER2_CAPTURE3_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER3_CAPTURE0_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER3_CAPTURE1_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER3_CAPTURE2_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER3_CAPTURE3_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER4_CAPTURE0_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER4_CAPTURE1_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER4_CAPTURE2_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER4_CAPTURE3_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define DMIC0_DATA2_3_PIO2_21 IOPCTL_MUX(85, 1) /* PIO2_21 */ +#define FLEXSPI0B_SS1_N_PIO2_21 IOPCTL_MUX(85, 6) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOPCTL_MUX(85, 0) /* PIO2_21 */ +#define DMIC0_DATA4_5_PIO2_22 IOPCTL_MUX(86, 1) /* PIO2_22 */ +#define FLEXSPI0B_DATA6_PIO2_22 IOPCTL_MUX(86, 6) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOPCTL_MUX(86, 0) /* PIO2_22 */ +#define DMIC0_DATA6_7_PIO2_23 IOPCTL_MUX(87, 1) /* PIO2_23 */ +#define FLEXSPI0B_DATA7_PIO2_23 IOPCTL_MUX(87, 6) /* PIO2_23 */ +#define GPIO_PIO223_PIO2_23 IOPCTL_MUX(87, 0) /* PIO2_23 */ +#define GPIO_INT_BMAT_PIO2_24 IOPCTL_MUX(88, 6) /* PIO2_24 */ +#define GPIO_PIO224_PIO2_24 IOPCTL_MUX(88, 0) /* PIO2_24 */ +#define SWO_PIO2_24 IOPCTL_MUX(88, 1) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOPCTL_MUX(89, 0) /* PIO2_25 */ +#define SWCLK_PIO2_25 IOPCTL_MUX(89, 1) /* PIO2_25 */ +#define GPIO_PIO226_PIO2_26 IOPCTL_MUX(90, 0) /* PIO2_26 */ +#define SWDIO_PIO2_26 IOPCTL_MUX(90, 1) /* PIO2_26 */ +#define GPIO_PIO227_PIO2_27 IOPCTL_MUX(91, 0) /* PIO2_27 */ +#define USB1_OVERCURRENTN_PIO2_27 IOPCTL_MUX(91, 1) /* PIO2_27 */ +#define GPIO_PIO228_PIO2_28 IOPCTL_MUX(92, 0) /* PIO2_28 */ +#define USB1_PORTPWRN_PIO2_28 IOPCTL_MUX(92, 1) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOPCTL_MUX(93, 5) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOPCTL_MUX(93, 0) /* PIO2_29 */ +#define I3C0_SCL_PIO2_29 IOPCTL_MUX(93, 1) /* PIO2_29 */ +#define SCT0_OUT0_PIO2_29 IOPCTL_MUX(93, 2) /* PIO2_29 */ +#define CLKIN_PIO2_30 IOPCTL_MUX(94, 5) /* PIO2_30 */ +#define CMP0_OUT_PIO2_30 IOPCTL_MUX(94, 7) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOPCTL_MUX(94, 0) /* PIO2_30 */ +#define I3C0_SDA_PIO2_30 IOPCTL_MUX(94, 1) /* PIO2_30 */ +#define SCT0_OUT3_PIO2_30 IOPCTL_MUX(94, 2) /* PIO2_30 */ +#define CMP_IN2_PIO2_31 IOPCTL_MUX(95, 0) /* PIO2_31 */ +#define CTIMER0_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER0_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER0_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER0_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define GPIO_PIO231_PIO2_31 IOPCTL_MUX(95, 0) /* PIO2_31 */ +#define I3C0_PUR_PIO2_31 IOPCTL_MUX(95, 1) /* PIO2_31 */ +#define SCT0_OUT7_PIO2_31 IOPCTL_MUX(95, 2) /* PIO2_31 */ +#define SWO_PIO2_31 IOPCTL_MUX(95, 5) /* PIO2_31 */ +#define UTICK0_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 3) /* PIO2_31 */ +#define DMIC0_CLK0_1_PIO3_0 IOPCTL_MUX(96, 1) /* PIO3_0 */ +#define FC0_SCK_PIO3_0 IOPCTL_MUX(96, 5) /* PIO3_0 */ +#define GPIO_PIO30_PIO3_0 IOPCTL_MUX(96, 0) /* PIO3_0 */ +#define DMIC0_CLK2_3_PIO3_1 IOPCTL_MUX(97, 1) /* PIO3_1 */ +#define FC0_TXD_SCL_MISO_WS_PIO3_1 IOPCTL_MUX(97, 5) /* PIO3_1 */ +#define GPIO_PIO31_PIO3_1 IOPCTL_MUX(97, 0) /* PIO3_1 */ +#define DMIC0_CLK4_5_PIO3_2 IOPCTL_MUX(98, 1) /* PIO3_2 */ +#define FC0_RXD_SDA_MOSI_DATA_PIO3_2 IOPCTL_MUX(98, 5) /* PIO3_2 */ +#define GPIO_PIO32_PIO3_2 IOPCTL_MUX(98, 0) /* PIO3_2 */ +#define CMP0_OUT_PIO3_3 IOPCTL_MUX(99, 7) /* PIO3_3 */ +#define DMIC0_CLK6_7_PIO3_3 IOPCTL_MUX(99, 1) /* PIO3_3 */ +#define FC0_CTS_SDA_SSEL0_PIO3_3 IOPCTL_MUX(99, 5) /* PIO3_3 */ +#define GPIO_PIO33_PIO3_3 IOPCTL_MUX(99, 0) /* PIO3_3 */ +#define DMIC0_DATA0_1_PIO3_4 IOPCTL_MUX(100, 1) /* PIO3_4 */ +#define FC0_RTS_SCL_SSEL1_PIO3_4 IOPCTL_MUX(100, 5) /* PIO3_4 */ +#define GPIO_PIO34_PIO3_4 IOPCTL_MUX(100, 0) /* PIO3_4 */ +#define DMIC0_DATA2_3_PIO3_5 IOPCTL_MUX(101, 1) /* PIO3_5 */ +#define FC0_SSEL2_PIO3_5 IOPCTL_MUX(101, 5) /* PIO3_5 */ +#define GPIO_PIO35_PIO3_5 IOPCTL_MUX(101, 0) /* PIO3_5 */ +#define DMIC0_DATA4_5_PIO3_6 IOPCTL_MUX(102, 1) /* PIO3_6 */ +#define FC0_SSEL3_PIO3_6 IOPCTL_MUX(102, 5) /* PIO3_6 */ +#define GPIO_PIO36_PIO3_6 IOPCTL_MUX(102, 0) /* PIO3_6 */ +#define DMIC0_DATA6_7_PIO3_7 IOPCTL_MUX(103, 1) /* PIO3_7 */ +#define GPIO_PIO37_PIO3_7 IOPCTL_MUX(103, 0) /* PIO3_7 */ +#define CTIMER0_MATCH0_PIO3_8 IOPCTL_MUX(104, 4) /* PIO3_8 */ +#define GPIO_PIO38_PIO3_8 IOPCTL_MUX(104, 0) /* PIO3_8 */ +#define SD1_CLK_PIO3_8 IOPCTL_MUX(104, 1) /* PIO3_8 */ +#define CTIMER0_MATCH1_PIO3_9 IOPCTL_MUX(105, 4) /* PIO3_9 */ +#define GPIO_PIO39_PIO3_9 IOPCTL_MUX(105, 0) /* PIO3_9 */ +#define SD1_CMD_PIO3_9 IOPCTL_MUX(105, 1) /* PIO3_9 */ +#define CTIMER0_MATCH2_PIO3_10 IOPCTL_MUX(106, 4) /* PIO3_10 */ +#define GPIO_PIO310_PIO3_10 IOPCTL_MUX(106, 0) /* PIO3_10 */ +#define USDHC1_USDHC_DATA0_PIO3_10 IOPCTL_MUX(106, 1) /* PIO3_10 */ +#define CTIMER0_MATCH3_PIO3_11 IOPCTL_MUX(107, 4) /* PIO3_11 */ +#define GPIO_PIO311_PIO3_11 IOPCTL_MUX(107, 0) /* PIO3_11 */ +#define USDHC1_USDHC_DATA1_PIO3_11 IOPCTL_MUX(107, 1) /* PIO3_11 */ +#define CTIMER0_CAPTURE0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER0_CAPTURE1_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER0_CAPTURE2_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER0_CAPTURE3_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER1_CAPTURE0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER1_CAPTURE1_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER1_CAPTURE2_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER1_CAPTURE3_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER2_CAPTURE0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER2_CAPTURE1_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER2_CAPTURE2_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER2_CAPTURE3_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER3_CAPTURE0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER3_CAPTURE1_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER3_CAPTURE2_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER3_CAPTURE3_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER4_CAPTURE0_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER4_CAPTURE1_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER4_CAPTURE2_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define CTIMER4_CAPTURE3_PIO3_12 IOPCTL_MUX(108, 4) /* PIO3_12 */ +#define GPIO_PIO312_PIO3_12 IOPCTL_MUX(108, 0) /* PIO3_12 */ +#define USDHC1_USDHC_DATA2_PIO3_12 IOPCTL_MUX(108, 1) /* PIO3_12 */ +#define CTIMER0_CAPTURE0_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER0_CAPTURE1_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER0_CAPTURE2_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER0_CAPTURE3_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER1_CAPTURE0_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER1_CAPTURE1_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER1_CAPTURE2_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER1_CAPTURE3_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER2_CAPTURE0_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER2_CAPTURE1_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER2_CAPTURE2_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER2_CAPTURE3_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER3_CAPTURE0_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER3_CAPTURE1_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER3_CAPTURE2_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER3_CAPTURE3_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER4_CAPTURE0_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER4_CAPTURE1_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER4_CAPTURE2_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define CTIMER4_CAPTURE3_PIO3_13 IOPCTL_MUX(109, 4) /* PIO3_13 */ +#define GPIO_PIO313_PIO3_13 IOPCTL_MUX(109, 0) /* PIO3_13 */ +#define USDHC1_USDHC_DATA3_PIO3_13 IOPCTL_MUX(109, 1) /* PIO3_13 */ +#define CTIMER3_MATCH0_PIO3_14 IOPCTL_MUX(110, 4) /* PIO3_14 */ +#define GPIO_PIO314_PIO3_14 IOPCTL_MUX(110, 0) /* PIO3_14 */ +#define SD1_WR_PRT_PIO3_14 IOPCTL_MUX(110, 1) /* PIO3_14 */ +#define CTIMER3_MATCH1_PIO3_15 IOPCTL_MUX(111, 4) /* PIO3_15 */ +#define FC5_SCK_PIO3_15 IOPCTL_MUX(111, 5) /* PIO3_15 */ +#define GPIO_PIO315_PIO3_15 IOPCTL_MUX(111, 0) /* PIO3_15 */ +#define USDHC1_USDHC_DATA4_PIO3_15 IOPCTL_MUX(111, 1) /* PIO3_15 */ +#define CTIMER3_MATCH2_PIO3_16 IOPCTL_MUX(112, 4) /* PIO3_16 */ +#define FC5_TXD_SCL_MISO_WS_PIO3_16 IOPCTL_MUX(112, 5) /* PIO3_16 */ +#define GPIO_PIO316_PIO3_16 IOPCTL_MUX(112, 0) /* PIO3_16 */ +#define USDHC1_USDHC_DATA5_PIO3_16 IOPCTL_MUX(112, 1) /* PIO3_16 */ +#define CTIMER3_MATCH3_PIO3_17 IOPCTL_MUX(113, 4) /* PIO3_17 */ +#define FC5_RXD_SDA_MOSI_DATA_PIO3_17 IOPCTL_MUX(113, 5) /* PIO3_17 */ +#define GPIO_PIO317_PIO3_17 IOPCTL_MUX(113, 0) /* PIO3_17 */ +#define USDHC1_USDHC_DATA6_PIO3_17 IOPCTL_MUX(113, 1) /* PIO3_17 */ +#define CTIMER4_MATCH0_PIO3_18 IOPCTL_MUX(114, 4) /* PIO3_18 */ +#define FC5_CTS_SDA_SSEL0_PIO3_18 IOPCTL_MUX(114, 5) /* PIO3_18 */ +#define GPIO_PIO318_PIO3_18 IOPCTL_MUX(114, 0) /* PIO3_18 */ +#define USDHC1_USDHC_DATA7_PIO3_18 IOPCTL_MUX(114, 1) /* PIO3_18 */ +#define CTIMER4_MATCH1_PIO3_19 IOPCTL_MUX(115, 4) /* PIO3_19 */ +#define GPIO_PIO319_PIO3_19 IOPCTL_MUX(115, 0) /* PIO3_19 */ +#define MCLK_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SCT0_IN0_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SCT0_IN1_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SCT0_IN2_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SCT0_IN3_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SCT0_IN4_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SCT0_IN5_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SCT0_IN6_PIO3_19 IOPCTL_MUX(115, 5) /* PIO3_19 */ +#define SD1_CARD_DET_N_PIO3_19 IOPCTL_MUX(115, 1) /* PIO3_19 */ +#define CTIMER4_MATCH2_PIO3_20 IOPCTL_MUX(116, 4) /* PIO3_20 */ +#define GPIO_PIO320_PIO3_20 IOPCTL_MUX(116, 0) /* PIO3_20 */ +#define SD1_RESET_N_PIO3_20 IOPCTL_MUX(116, 1) /* PIO3_20 */ +#define CTIMER4_MATCH3_PIO3_21 IOPCTL_MUX(117, 4) /* PIO3_21 */ +#define GPIO_INT_BMAT_PIO3_21 IOPCTL_MUX(117, 6) /* PIO3_21 */ +#define GPIO_PIO321_PIO3_21 IOPCTL_MUX(117, 0) /* PIO3_21 */ +#define SD1_VOLT_PIO3_21 IOPCTL_MUX(117, 1) /* PIO3_21 */ +#define FC5_RTS_SCL_SSEL1_PIO3_22 IOPCTL_MUX(118, 5) /* PIO3_22 */ +#define GPIO_PIO322_PIO3_22 IOPCTL_MUX(118, 0) /* PIO3_22 */ +#define ADC0_CH5_PIO3_23 IOPCTL_MUX(119, 0) /* PIO3_23 */ +#define FC5_SSEL2_PIO3_23 IOPCTL_MUX(119, 5) /* PIO3_23 */ +#define GPIO_PIO323_PIO3_23 IOPCTL_MUX(119, 0) /* PIO3_23 */ +#define ADC0_CH13_PIO3_24 IOPCTL_MUX(120, 0) /* PIO3_24 */ +#define FC5_SSEL3_PIO3_24 IOPCTL_MUX(120, 5) /* PIO3_24 */ +#define GPIO_PIO324_PIO3_24 IOPCTL_MUX(120, 0) /* PIO3_24 */ +#define FC6_SCK_PIO3_25 IOPCTL_MUX(121, 1) /* PIO3_25 */ +#define GPIO_PIO325_PIO3_25 IOPCTL_MUX(121, 0) /* PIO3_25 */ +#define FC6_TXD_SCL_MISO_WS_PIO3_26 IOPCTL_MUX(122, 1) /* PIO3_26 */ +#define GPIO_PIO326_PIO3_26 IOPCTL_MUX(122, 0) /* PIO3_26 */ +#define FC6_RXD_SDA_MOSI_DATA_PIO3_27 IOPCTL_MUX(123, 1) /* PIO3_27 */ +#define GPIO_PIO327_PIO3_27 IOPCTL_MUX(123, 0) /* PIO3_27 */ +#define FC6_CTS_SDA_SSEL0_PIO3_28 IOPCTL_MUX(124, 1) /* PIO3_28 */ +#define GPIO_PIO328_PIO3_28 IOPCTL_MUX(124, 0) /* PIO3_28 */ +#define FC6_RTS_SCL_SSEL1_PIO3_29 IOPCTL_MUX(125, 1) /* PIO3_29 */ +#define GPIO_PIO329_PIO3_29 IOPCTL_MUX(125, 0) /* PIO3_29 */ +#define FC6_SSEL2_PIO3_30 IOPCTL_MUX(126, 1) /* PIO3_30 */ +#define GPIO_PIO330_PIO3_30 IOPCTL_MUX(126, 0) /* PIO3_30 */ +#define FC6_SSEL3_PIO3_31 IOPCTL_MUX(127, 1) /* PIO3_31 */ +#define GPIO_PIO331_PIO3_31 IOPCTL_MUX(127, 0) /* PIO3_31 */ +#define CLKOUT_PIO4_0 IOPCTL_MUX(128, 7) /* PIO4_0 */ +#define FC7_SCK_PIO4_0 IOPCTL_MUX(128, 1) /* PIO4_0 */ +#define FREQME_IN0_PIO4_0 IOPCTL_MUX(128, 4) /* PIO4_0 */ +#define FREQME_IN1_PIO4_0 IOPCTL_MUX(128, 4) /* PIO4_0 */ +#define GPIO_PIO40_PIO4_0 IOPCTL_MUX(128, 0) /* PIO4_0 */ +#define CLKIN_PIO4_1 IOPCTL_MUX(129, 7) /* PIO4_1 */ +#define FC7_TXD_SCL_MISO_WS_PIO4_1 IOPCTL_MUX(129, 1) /* PIO4_1 */ +#define GPIO_PIO41_PIO4_1 IOPCTL_MUX(129, 0) /* PIO4_1 */ +#define FC7_RXD_SDA_MOSI_DATA_PIO4_2 IOPCTL_MUX(130, 1) /* PIO4_2 */ +#define GPIO_PIO42_PIO4_2 IOPCTL_MUX(130, 0) /* PIO4_2 */ +#define FC7_CTS_SDA_SSEL0_PIO4_3 IOPCTL_MUX(131, 1) /* PIO4_3 */ +#define GPIO_PIO43_PIO4_3 IOPCTL_MUX(131, 0) /* PIO4_3 */ +#define FC7_RTS_SCL_SSEL1_PIO4_4 IOPCTL_MUX(132, 1) /* PIO4_4 */ +#define GPIO_PIO44_PIO4_4 IOPCTL_MUX(132, 0) /* PIO4_4 */ +#define FC7_SSEL2_PIO4_5 IOPCTL_MUX(133, 1) /* PIO4_5 */ +#define GPIO_PIO45_PIO4_5 IOPCTL_MUX(133, 0) /* PIO4_5 */ +#define FC7_SSEL3_PIO4_6 IOPCTL_MUX(134, 1) /* PIO4_6 */ +#define GPIO_PIO46_PIO4_6 IOPCTL_MUX(134, 0) /* PIO4_6 */ +#define GPIO_PIO47_PIO4_7 IOPCTL_MUX(135, 0) /* PIO4_7 */ +#define MCLK_PIO4_7 IOPCTL_MUX(135, 1) /* PIO4_7 */ +#define SCT0_IN0_PIO4_7 IOPCTL_MUX(135, 1) /* PIO4_7 */ +#define SCT0_IN1_PIO4_7 IOPCTL_MUX(135, 1) /* PIO4_7 */ +#define SCT0_IN2_PIO4_7 IOPCTL_MUX(135, 1) /* PIO4_7 */ +#define SCT0_IN3_PIO4_7 IOPCTL_MUX(135, 1) /* PIO4_7 */ +#define SCT0_IN4_PIO4_7 IOPCTL_MUX(135, 1) /* PIO4_7 */ +#define SCT0_IN5_PIO4_7 IOPCTL_MUX(135, 1) /* PIO4_7 */ +#define SCT0_IN6_PIO4_7 IOPCTL_MUX(135, 1) /* PIO4_7 */ +#define CMP0_OUT_PIO4_8 IOPCTL_MUX(136, 7) /* PIO4_8 */ +#define FC2_CTS_SDA_SSEL0_PIO4_8 IOPCTL_MUX(136, 5) /* PIO4_8 */ +#define GPIO_PIO48_PIO4_8 IOPCTL_MUX(136, 0) /* PIO4_8 */ +#define GPIO_INT_BMAT_PIO4_9 IOPCTL_MUX(137, 6) /* PIO4_9 */ +#define GPIO_PIO49_PIO4_9 IOPCTL_MUX(137, 0) /* PIO4_9 */ +#define FC2_SCK_PIO7_24 IOPCTL_MUX(248, 5) /* PIO7_24 */ +#define GPIO_PIO724_PIO7_24 IOPCTL_MUX(248, 0) /* PIO7_24 */ +#define FC1_SCK_PIO7_25 IOPCTL_MUX(249, 1) /* PIO7_25 */ +#define GPIO_PIO725_PIO7_25 IOPCTL_MUX(249, 0) /* PIO7_25 */ +#define FC1_TXD_SCL_MISO_WS_PIO7_26 IOPCTL_MUX(250, 1) /* PIO7_26 */ +#define GPIO_PIO726_PIO7_26 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b/dts/nxp/nxp_imx/rt/MIMXRT633SFVKB-pinctrl.h @@ -0,0 +1,5790 @@ +/* + * NOTE: File generated by gen_soc_headers.py + * from MIMXRT633SFVKB/signal_configuration.xml + * + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + */ + +#ifndef _ZEPHYR_DTS_BINDING_MIMXRT633SFVKB_ +#define _ZEPHYR_DTS_BINDING_MIMXRT633SFVKB_ + +#define IOPCTL_MUX(offset, mux) \ + ((((offset) & 0xFFF) << 20) | \ + (((mux) & 0xF) << 0)) + +#define CTIMER0_MATCH0_PIO0_0 IOPCTL_MUX(0, 4) /* PIO0_0 */ +#define DMA0_TRIG0_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG10_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG11_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG12_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG13_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG14_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG15_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG16_PIO0_0 IOPCTL_MUX(0, 0) /* PIO0_0 */ +#define DMA0_TRIG17_PIO0_0 IOPCTL_MUX(0, 0) /* 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SCT0_IN1_PIO2_1 IOPCTL_MUX(65, 2) /* PIO2_1 */ +#define SCT0_IN2_PIO2_1 IOPCTL_MUX(65, 2) /* PIO2_1 */ +#define SCT0_IN3_PIO2_1 IOPCTL_MUX(65, 2) /* PIO2_1 */ +#define SCT0_IN4_PIO2_1 IOPCTL_MUX(65, 2) /* PIO2_1 */ +#define SCT0_IN5_PIO2_1 IOPCTL_MUX(65, 2) /* PIO2_1 */ +#define SCT0_IN6_PIO2_1 IOPCTL_MUX(65, 2) /* PIO2_1 */ +#define USDHC0_USDHC_DATA1_PIO2_1 IOPCTL_MUX(65, 1) /* PIO2_1 */ +#define GPIO_PIO22_PIO2_2 IOPCTL_MUX(66, 0) /* PIO2_2 */ +#define SCT0_OUT0_PIO2_2 IOPCTL_MUX(66, 2) /* PIO2_2 */ +#define USDHC0_USDHC_DATA2_PIO2_2 IOPCTL_MUX(66, 1) /* PIO2_2 */ +#define GPIO_PIO23_PIO2_3 IOPCTL_MUX(67, 0) /* PIO2_3 */ +#define SCT0_OUT1_PIO2_3 IOPCTL_MUX(67, 2) /* PIO2_3 */ +#define USDHC0_USDHC_DATA3_PIO2_3 IOPCTL_MUX(67, 1) /* PIO2_3 */ +#define GPIO_PIO24_PIO2_4 IOPCTL_MUX(68, 0) /* PIO2_4 */ +#define SCT0_OUT2_PIO2_4 IOPCTL_MUX(68, 2) /* PIO2_4 */ +#define SD0_DS_PIO2_4 IOPCTL_MUX(68, 5) /* PIO2_4 */ +#define SD0_WR_PRT_PIO2_4 IOPCTL_MUX(68, 1) /* PIO2_4 */ +#define GPIO_PIO25_PIO2_5 IOPCTL_MUX(69, 0) /* PIO2_5 */ +#define SCT0_OUT3_PIO2_5 IOPCTL_MUX(69, 2) /* PIO2_5 */ +#define USDHC0_USDHC_DATA4_PIO2_5 IOPCTL_MUX(69, 1) /* PIO2_5 */ +#define CTIMER1_MATCH0_PIO2_6 IOPCTL_MUX(70, 4) /* PIO2_6 */ +#define GPIO_PIO26_PIO2_6 IOPCTL_MUX(70, 0) /* PIO2_6 */ +#define SCT0_IN0_PIO2_6 IOPCTL_MUX(70, 2) /* PIO2_6 */ +#define SCT0_IN1_PIO2_6 IOPCTL_MUX(70, 2) /* PIO2_6 */ +#define SCT0_IN2_PIO2_6 IOPCTL_MUX(70, 2) /* PIO2_6 */ +#define SCT0_IN3_PIO2_6 IOPCTL_MUX(70, 2) /* PIO2_6 */ +#define SCT0_IN4_PIO2_6 IOPCTL_MUX(70, 2) /* PIO2_6 */ +#define SCT0_IN5_PIO2_6 IOPCTL_MUX(70, 2) /* PIO2_6 */ +#define SCT0_IN6_PIO2_6 IOPCTL_MUX(70, 2) /* PIO2_6 */ +#define USDHC0_USDHC_DATA5_PIO2_6 IOPCTL_MUX(70, 1) /* PIO2_6 */ +#define CTIMER1_MATCH1_PIO2_7 IOPCTL_MUX(71, 4) /* PIO2_7 */ +#define GPIO_PIO27_PIO2_7 IOPCTL_MUX(71, 0) /* PIO2_7 */ +#define SCT0_IN0_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SCT0_IN1_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SCT0_IN2_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SCT0_IN3_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SCT0_IN4_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SCT0_IN5_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define SCT0_IN6_PIO2_7 IOPCTL_MUX(71, 2) /* PIO2_7 */ +#define USDHC0_USDHC_DATA6_PIO2_7 IOPCTL_MUX(71, 1) /* PIO2_7 */ +#define CTIMER1_MATCH2_PIO2_8 IOPCTL_MUX(72, 4) /* PIO2_8 */ +#define GPIO_PIO28_PIO2_8 IOPCTL_MUX(72, 0) /* PIO2_8 */ +#define SCT0_OUT4_PIO2_8 IOPCTL_MUX(72, 2) /* PIO2_8 */ +#define USDHC0_USDHC_DATA7_PIO2_8 IOPCTL_MUX(72, 1) /* PIO2_8 */ +#define CTIMER1_MATCH3_PIO2_9 IOPCTL_MUX(73, 4) /* PIO2_9 */ +#define GPIO_PIO29_PIO2_9 IOPCTL_MUX(73, 0) /* PIO2_9 */ +#define SCT0_OUT5_PIO2_9 IOPCTL_MUX(73, 2) /* PIO2_9 */ +#define SD0_CARD_DET_N_PIO2_9 IOPCTL_MUX(73, 1) /* PIO2_9 */ +#define CTIMER2_MATCH0_PIO2_10 IOPCTL_MUX(74, 4) /* PIO2_10 */ +#define GPIO_PIO210_PIO2_10 IOPCTL_MUX(74, 0) /* PIO2_10 */ +#define SCT0_IN0_PIO2_10 IOPCTL_MUX(74, 2) /* PIO2_10 */ +#define SCT0_IN1_PIO2_10 IOPCTL_MUX(74, 2) /* PIO2_10 */ +#define SCT0_IN2_PIO2_10 IOPCTL_MUX(74, 2) /* PIO2_10 */ +#define SCT0_IN3_PIO2_10 IOPCTL_MUX(74, 2) /* PIO2_10 */ +#define SCT0_IN4_PIO2_10 IOPCTL_MUX(74, 2) /* PIO2_10 */ +#define SCT0_IN5_PIO2_10 IOPCTL_MUX(74, 2) /* PIO2_10 */ +#define SCT0_IN6_PIO2_10 IOPCTL_MUX(74, 2) /* PIO2_10 */ +#define SD0_RESET_N_PIO2_10 IOPCTL_MUX(74, 1) /* PIO2_10 */ +#define CTIMER2_MATCH1_PIO2_11 IOPCTL_MUX(75, 4) /* PIO2_11 */ +#define GPIO_PIO211_PIO2_11 IOPCTL_MUX(75, 0) /* PIO2_11 */ +#define SCT0_IN0_PIO2_11 IOPCTL_MUX(75, 2) /* PIO2_11 */ +#define SCT0_IN1_PIO2_11 IOPCTL_MUX(75, 2) /* PIO2_11 */ +#define SCT0_IN2_PIO2_11 IOPCTL_MUX(75, 2) /* PIO2_11 */ +#define SCT0_IN3_PIO2_11 IOPCTL_MUX(75, 2) /* PIO2_11 */ +#define SCT0_IN4_PIO2_11 IOPCTL_MUX(75, 2) /* PIO2_11 */ +#define SCT0_IN5_PIO2_11 IOPCTL_MUX(75, 2) /* PIO2_11 */ +#define SCT0_IN6_PIO2_11 IOPCTL_MUX(75, 2) /* PIO2_11 */ +#define SD0_VOLT_PIO2_11 IOPCTL_MUX(75, 1) /* PIO2_11 */ +#define CTIMER2_MATCH2_PIO2_12 IOPCTL_MUX(76, 4) /* PIO2_12 */ +#define GPIO_PIO212_PIO2_12 IOPCTL_MUX(76, 0) /* PIO2_12 */ +#define SCT0_OUT6_PIO2_12 IOPCTL_MUX(76, 2) /* PIO2_12 */ +#define CMP0_OUT_PIO2_13 IOPCTL_MUX(77, 7) /* PIO2_13 */ +#define CTIMER2_MATCH3_PIO2_13 IOPCTL_MUX(77, 4) /* PIO2_13 */ +#define GPIO_PIO213_PIO2_13 IOPCTL_MUX(77, 0) /* PIO2_13 */ +#define SCT0_OUT7_PIO2_13 IOPCTL_MUX(77, 2) /* PIO2_13 */ +#define CMP_IN1_PIO2_14 IOPCTL_MUX(78, 0) /* PIO2_14 */ +#define CTIMER0_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER0_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER0_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER0_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER1_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER2_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER3_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE0_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE1_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE2_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define CTIMER4_CAPTURE3_PIO2_14 IOPCTL_MUX(78, 4) /* PIO2_14 */ +#define GPIO_PIO214_PIO2_14 IOPCTL_MUX(78, 0) /* PIO2_14 */ +#define SCT0_OUT8_PIO2_14 IOPCTL_MUX(78, 2) /* PIO2_14 */ +#define CLKIN_PIO2_15 IOPCTL_MUX(79, 7) /* PIO2_15 */ +#define CMP_IN4_PIO2_15 IOPCTL_MUX(79, 0) /* PIO2_15 */ +#define GPIO_PIO215_PIO2_15 IOPCTL_MUX(79, 0) /* PIO2_15 */ +#define SCT0_OUT9_PIO2_15 IOPCTL_MUX(79, 2) /* PIO2_15 */ +#define DMIC0_CLK0_1_PIO2_16 IOPCTL_MUX(80, 1) /* PIO2_16 */ +#define GPIO_PIO216_PIO2_16 IOPCTL_MUX(80, 0) /* PIO2_16 */ +#define DMIC0_CLK2_3_PIO2_17 IOPCTL_MUX(81, 1) /* PIO2_17 */ +#define FLEXSPI0B_DATA4_PIO2_17 IOPCTL_MUX(81, 6) /* PIO2_17 */ +#define GPIO_PIO217_PIO2_17 IOPCTL_MUX(81, 0) /* PIO2_17 */ +#define DMIC0_CLK4_5_PIO2_18 IOPCTL_MUX(82, 1) /* PIO2_18 */ +#define FLEXSPI0B_DATA5_PIO2_18 IOPCTL_MUX(82, 6) /* PIO2_18 */ +#define GPIO_PIO218_PIO2_18 IOPCTL_MUX(82, 0) /* PIO2_18 */ +#define DMIC0_CLK6_7_PIO2_19 IOPCTL_MUX(83, 1) /* PIO2_19 */ +#define FLEXSPI0B_SS0_N_PIO2_19 IOPCTL_MUX(83, 6) /* PIO2_19 */ +#define GPIO_PIO219_PIO2_19 IOPCTL_MUX(83, 0) /* PIO2_19 */ +#define DMIC0_DATA0_1_PIO2_20 IOPCTL_MUX(84, 1) /* PIO2_20 */ +#define GPIO_PIO220_PIO2_20 IOPCTL_MUX(84, 0) /* PIO2_20 */ +#define CTIMER0_CAPTURE0_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER0_CAPTURE1_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER0_CAPTURE2_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER0_CAPTURE3_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER1_CAPTURE0_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER1_CAPTURE1_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER1_CAPTURE2_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER1_CAPTURE3_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER2_CAPTURE0_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER2_CAPTURE1_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER2_CAPTURE2_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER2_CAPTURE3_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER3_CAPTURE0_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER3_CAPTURE1_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER3_CAPTURE2_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER3_CAPTURE3_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER4_CAPTURE0_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER4_CAPTURE1_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER4_CAPTURE2_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define CTIMER4_CAPTURE3_PIO2_21 IOPCTL_MUX(85, 4) /* PIO2_21 */ +#define DMIC0_DATA2_3_PIO2_21 IOPCTL_MUX(85, 1) /* PIO2_21 */ +#define FLEXSPI0B_SS1_N_PIO2_21 IOPCTL_MUX(85, 6) /* PIO2_21 */ +#define GPIO_PIO221_PIO2_21 IOPCTL_MUX(85, 0) /* PIO2_21 */ +#define DMIC0_DATA4_5_PIO2_22 IOPCTL_MUX(86, 1) /* PIO2_22 */ +#define FLEXSPI0B_DATA6_PIO2_22 IOPCTL_MUX(86, 6) /* PIO2_22 */ +#define GPIO_PIO222_PIO2_22 IOPCTL_MUX(86, 0) /* PIO2_22 */ +#define DMIC0_DATA6_7_PIO2_23 IOPCTL_MUX(87, 1) /* PIO2_23 */ +#define FLEXSPI0B_DATA7_PIO2_23 IOPCTL_MUX(87, 6) /* PIO2_23 */ +#define GPIO_PIO223_PIO2_23 IOPCTL_MUX(87, 0) /* PIO2_23 */ +#define GPIO_INT_BMAT_PIO2_24 IOPCTL_MUX(88, 6) /* PIO2_24 */ +#define GPIO_PIO224_PIO2_24 IOPCTL_MUX(88, 0) /* PIO2_24 */ +#define SWO_PIO2_24 IOPCTL_MUX(88, 1) /* PIO2_24 */ +#define GPIO_PIO225_PIO2_25 IOPCTL_MUX(89, 0) /* PIO2_25 */ +#define SWCLK_PIO2_25 IOPCTL_MUX(89, 1) /* PIO2_25 */ +#define GPIO_PIO226_PIO2_26 IOPCTL_MUX(90, 0) /* PIO2_26 */ +#define SWDIO_PIO2_26 IOPCTL_MUX(90, 1) /* PIO2_26 */ +#define GPIO_PIO227_PIO2_27 IOPCTL_MUX(91, 0) /* PIO2_27 */ +#define USB1_OVERCURRENTN_PIO2_27 IOPCTL_MUX(91, 1) /* PIO2_27 */ +#define GPIO_PIO228_PIO2_28 IOPCTL_MUX(92, 0) /* PIO2_28 */ +#define USB1_PORTPWRN_PIO2_28 IOPCTL_MUX(92, 1) /* PIO2_28 */ +#define CLKOUT_PIO2_29 IOPCTL_MUX(93, 5) /* PIO2_29 */ +#define GPIO_PIO229_PIO2_29 IOPCTL_MUX(93, 0) /* PIO2_29 */ +#define I3C0_SCL_PIO2_29 IOPCTL_MUX(93, 1) /* PIO2_29 */ +#define SCT0_OUT0_PIO2_29 IOPCTL_MUX(93, 2) /* PIO2_29 */ +#define CLKIN_PIO2_30 IOPCTL_MUX(94, 5) /* PIO2_30 */ +#define CMP0_OUT_PIO2_30 IOPCTL_MUX(94, 7) /* PIO2_30 */ +#define GPIO_PIO230_PIO2_30 IOPCTL_MUX(94, 0) /* PIO2_30 */ +#define I3C0_SDA_PIO2_30 IOPCTL_MUX(94, 1) /* PIO2_30 */ +#define SCT0_OUT3_PIO2_30 IOPCTL_MUX(94, 2) /* PIO2_30 */ +#define CMP_IN2_PIO2_31 IOPCTL_MUX(95, 0) /* PIO2_31 */ +#define CTIMER0_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER0_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER0_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER0_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER1_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER2_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER3_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE0_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE1_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE2_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define CTIMER4_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 4) /* PIO2_31 */ +#define GPIO_PIO231_PIO2_31 IOPCTL_MUX(95, 0) /* PIO2_31 */ +#define I3C0_PUR_PIO2_31 IOPCTL_MUX(95, 1) /* PIO2_31 */ +#define SCT0_OUT7_PIO2_31 IOPCTL_MUX(95, 2) /* PIO2_31 */ +#define SWO_PIO2_31 IOPCTL_MUX(95, 5) /* PIO2_31 */ +#define UTICK0_CAPTURE3_PIO2_31 IOPCTL_MUX(95, 3) /* PIO2_31 */ + +#endif diff --git a/dts/nxp/nxp_imx/rt/mimxrt1015caf4b-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1015caf4b-pinctrl.dtsi new file mode 100644 index 000000000..50b0a7f76 --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1015caf4b-pinctrl.dtsi @@ -0,0 +1,860 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1015CAF4B + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpio1_io00: IOMUXC_GPIO_AD_B0_00_GPIO1_IO00 { + pinmux = <0x401f80bc 5 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpt1_compare1: IOMUXC_GPIO_AD_B0_00_GPT1_COMPARE1 { + pinmux = <0x401f80bc 7 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_jtag_tms: IOMUXC_GPIO_AD_B0_00_JTAG_TMS { + pinmux = <0x401f80bc 0 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpio1_io01: IOMUXC_GPIO_AD_B0_01_GPIO1_IO01 { + pinmux = <0x401f80c0 5 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpt1_capture2: IOMUXC_GPIO_AD_B0_01_GPT1_CAPTURE2 { + pinmux = <0x401f80c0 7 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_jtag_tck: IOMUXC_GPIO_AD_B0_01_JTAG_TCK { + pinmux = <0x401f80c0 0 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpio1_io02: IOMUXC_GPIO_AD_B0_02_GPIO1_IO02 { + pinmux = <0x401f80c4 5 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpt1_capture1: IOMUXC_GPIO_AD_B0_02_GPT1_CAPTURE1 { + pinmux = <0x401f80c4 7 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_jtag_mod: IOMUXC_GPIO_AD_B0_02_JTAG_MOD { + pinmux = <0x401f80c4 0 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_ccm_pmic_rdy: IOMUXC_GPIO_AD_B0_03_CCM_PMIC_RDY { + pinmux = <0x401f80c8 7 0x401f8300 2 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_gpio1_io03: IOMUXC_GPIO_AD_B0_03_GPIO1_IO03 { + pinmux = <0x401f80c8 5 0x0 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_jtag_tdi: IOMUXC_GPIO_AD_B0_03_JTAG_TDI { + pinmux = <0x401f80c8 0 0x0 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_sai1_mclk: IOMUXC_GPIO_AD_B0_03_SAI1_MCLK { + pinmux = <0x401f80c8 3 0x401f8430 1 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usb_otg1_oc: IOMUXC_GPIO_AD_B0_03_USB_OTG1_OC { + pinmux = <0x401f80c8 6 0x401f848c 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_wdog1_b: IOMUXC_GPIO_AD_B0_03_WDOG1_B { + pinmux = <0x401f80c8 2 0x0 0 0x401f823c>; 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+ }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_06_sai3_tx_bclk: IOMUXC_GPIO_SD_B1_06_SAI3_TX_BCLK { + pinmux = <0x401f8170 3 0x401f847c 0 0x401f82e4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_07_flexspi_a_sclk: IOMUXC_GPIO_SD_B1_07_FLEXSPI_A_SCLK { + pinmux = <0x401f8174 1 0x401f8378 0 0x401f82e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_07_gpio3_io27: IOMUXC_GPIO_SD_B1_07_GPIO3_IO27 { + pinmux = <0x401f8174 5 0x0 0 0x401f82e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_07_lpspi2_sck: IOMUXC_GPIO_SD_B1_07_LPSPI2_SCK { + pinmux = <0x401f8174 4 0x401f83b0 2 0x401f82e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_07_sai3_tx_sync: IOMUXC_GPIO_SD_B1_07_SAI3_TX_SYNC { + pinmux = <0x401f8174 3 0x401f8480 0 0x401f82e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_flexspi_a_data0: IOMUXC_GPIO_SD_B1_08_FLEXSPI_A_DATA0 { + pinmux = <0x401f8178 1 0x401f8368 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_gpio3_io28: IOMUXC_GPIO_SD_B1_08_GPIO3_IO28 { + pinmux = <0x401f8178 5 0x0 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_lpspi2_sdo: IOMUXC_GPIO_SD_B1_08_LPSPI2_SDO { + pinmux = <0x401f8178 4 0x401f83b8 2 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_sai3_tx_data: IOMUXC_GPIO_SD_B1_08_SAI3_TX_DATA { + pinmux = <0x401f8178 3 0x0 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_ccm_ref_en_b: IOMUXC_GPIO_SD_B1_09_CCM_REF_EN_B { + pinmux = <0x401f817c 6 0x0 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_flexspi_a_data2: IOMUXC_GPIO_SD_B1_09_FLEXSPI_A_DATA2 { + pinmux = <0x401f817c 1 0x401f8370 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_gpio3_io29: IOMUXC_GPIO_SD_B1_09_GPIO3_IO29 { + pinmux = <0x401f817c 5 0x0 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_lpspi2_sdi: IOMUXC_GPIO_SD_B1_09_LPSPI2_SDI { + pinmux = <0x401f817c 4 0x401f83b4 2 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_sai3_rx_bclk: IOMUXC_GPIO_SD_B1_09_SAI3_RX_BCLK { + pinmux = <0x401f817c 3 0x401f8470 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_flexspi_a_data1: IOMUXC_GPIO_SD_B1_10_FLEXSPI_A_DATA1 { + pinmux = <0x401f8180 1 0x401f836c 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_gpio3_io30: IOMUXC_GPIO_SD_B1_10_GPIO3_IO30 { + pinmux = <0x401f8180 5 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_lpspi2_pcs2: IOMUXC_GPIO_SD_B1_10_LPSPI2_PCS2 { + pinmux = <0x401f8180 4 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_sai3_rx_sync: IOMUXC_GPIO_SD_B1_10_SAI3_RX_SYNC { + pinmux = <0x401f8180 3 0x401f8478 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_flexspi_a_ss0_b: IOMUXC_GPIO_SD_B1_11_FLEXSPI_A_SS0_B { + pinmux = <0x401f8184 1 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_gpio3_io31: IOMUXC_GPIO_SD_B1_11_GPIO3_IO31 { + pinmux = <0x401f8184 5 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_lpspi2_pcs3: IOMUXC_GPIO_SD_B1_11_LPSPI2_PCS3 { + pinmux = <0x401f8184 4 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_sai3_rx_data: IOMUXC_GPIO_SD_B1_11_SAI3_RX_DATA { + pinmux = <0x401f8184 3 0x401f8474 0 0x401f82f8>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpio1_io00: IOMUXC_GPIO_AD_B0_00_GPIO1_IO00 { + pinmux = <0x401f80bc 5 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpt1_compare1: IOMUXC_GPIO_AD_B0_00_GPT1_COMPARE1 { + pinmux = <0x401f80bc 7 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_jtag_tms: IOMUXC_GPIO_AD_B0_00_JTAG_TMS { + pinmux = <0x401f80bc 0 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpio1_io01: IOMUXC_GPIO_AD_B0_01_GPIO1_IO01 { + pinmux = <0x401f80c0 5 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpt1_capture2: IOMUXC_GPIO_AD_B0_01_GPT1_CAPTURE2 { + pinmux = <0x401f80c0 7 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_jtag_tck: IOMUXC_GPIO_AD_B0_01_JTAG_TCK { + pinmux = <0x401f80c0 0 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpio1_io02: IOMUXC_GPIO_AD_B0_02_GPIO1_IO02 { + pinmux = <0x401f80c4 5 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpt1_capture1: IOMUXC_GPIO_AD_B0_02_GPT1_CAPTURE1 { + pinmux = <0x401f80c4 7 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_jtag_mod: IOMUXC_GPIO_AD_B0_02_JTAG_MOD { + pinmux = <0x401f80c4 0 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_ccm_pmic_rdy: IOMUXC_GPIO_AD_B0_03_CCM_PMIC_RDY { + pinmux = <0x401f80c8 7 0x401f8300 2 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_gpio1_io03: IOMUXC_GPIO_AD_B0_03_GPIO1_IO03 { + pinmux = <0x401f80c8 5 0x0 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_jtag_tdi: IOMUXC_GPIO_AD_B0_03_JTAG_TDI { + pinmux = <0x401f80c8 0 0x0 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_sai1_mclk: IOMUXC_GPIO_AD_B0_03_SAI1_MCLK { + pinmux = <0x401f80c8 3 0x401f8430 1 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usb_otg1_oc: IOMUXC_GPIO_AD_B0_03_USB_OTG1_OC { + pinmux = <0x401f80c8 6 0x401f848c 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_wdog1_b: IOMUXC_GPIO_AD_B0_03_WDOG1_B { + pinmux = <0x401f80c8 2 0x0 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_ewm_out_b: IOMUXC_GPIO_AD_B0_04_EWM_OUT_B { + pinmux = <0x401f80cc 7 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio1_io04: IOMUXC_GPIO_AD_B0_04_GPIO1_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_jtag_tdo: IOMUXC_GPIO_AD_B0_04_JTAG_TDO { + pinmux = <0x401f80cc 0 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_usb_otg1_pwr: IOMUXC_GPIO_AD_B0_04_USB_OTG1_PWR { + pinmux = <0x401f80cc 6 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_arm_nmi: IOMUXC_GPIO_AD_B0_05_ARM_NMI { + pinmux = <0x401f80d0 7 0x401f840c 0 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_gpio1_io05: IOMUXC_GPIO_AD_B0_05_GPIO1_IO05 { + pinmux = <0x401f80d0 5 0x0 0 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_jtag_trstb: IOMUXC_GPIO_AD_B0_05_JTAG_TRSTB { + pinmux = <0x401f80d0 0 0x0 0 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_usb_otg1_id: IOMUXC_GPIO_AD_B0_05_USB_OTG1_ID { + pinmux = <0x401f80d0 6 0x401f82fc 0 0x401f8244>; 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+ }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_pit_trigger1: IOMUXC_GPIO_AD_B0_07_PIT_TRIGGER1 { + pinmux = <0x401f80d8 0 0x0 0 0x401f824c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_ref_24m_out: IOMUXC_GPIO_AD_B0_07_REF_24M_OUT { + pinmux = <0x401f80d8 6 0x0 0 0x401f824c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_08_arm_cm7_txev: IOMUXC_GPIO_AD_B0_08_ARM_CM7_TXEV { + pinmux = <0x401f80dc 6 0x0 0 0x401f8250>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_08_gpio1_io08: IOMUXC_GPIO_AD_B0_08_GPIO1_IO08 { + pinmux = <0x401f80dc 5 0x0 0 0x401f8250>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_08_kpp_col0: IOMUXC_GPIO_AD_B0_08_KPP_COL0 { + pinmux = <0x401f80dc 3 0x0 0 0x401f8250>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_08_lpuart1_cts_b: IOMUXC_GPIO_AD_B0_08_LPUART1_CTS_B { + pinmux = <0x401f80dc 2 0x0 0 0x401f8250>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_09_arm_cm7_rxev: IOMUXC_GPIO_AD_B0_09_ARM_CM7_RXEV { + pinmux = <0x401f80e0 6 0x0 0 0x401f8254>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_09_gpio1_io09: IOMUXC_GPIO_AD_B0_09_GPIO1_IO09 { + pinmux = <0x401f80e0 5 0x0 0 0x401f8254>; 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+ }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_06_sai3_tx_bclk: IOMUXC_GPIO_SD_B1_06_SAI3_TX_BCLK { + pinmux = <0x401f8170 3 0x401f847c 0 0x401f82e4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_07_flexspi_a_sclk: IOMUXC_GPIO_SD_B1_07_FLEXSPI_A_SCLK { + pinmux = <0x401f8174 1 0x401f8378 0 0x401f82e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_07_gpio3_io27: IOMUXC_GPIO_SD_B1_07_GPIO3_IO27 { + pinmux = <0x401f8174 5 0x0 0 0x401f82e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_07_lpspi2_sck: IOMUXC_GPIO_SD_B1_07_LPSPI2_SCK { + pinmux = <0x401f8174 4 0x401f83b0 2 0x401f82e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_07_sai3_tx_sync: IOMUXC_GPIO_SD_B1_07_SAI3_TX_SYNC { + pinmux = <0x401f8174 3 0x401f8480 0 0x401f82e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_flexspi_a_data0: IOMUXC_GPIO_SD_B1_08_FLEXSPI_A_DATA0 { + pinmux = <0x401f8178 1 0x401f8368 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_gpio3_io28: IOMUXC_GPIO_SD_B1_08_GPIO3_IO28 { + pinmux = <0x401f8178 5 0x0 0 0x401f82ec>; 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+ /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_flexspi_a_data1: IOMUXC_GPIO_SD_B1_10_FLEXSPI_A_DATA1 { + pinmux = <0x401f8180 1 0x401f836c 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_gpio3_io30: IOMUXC_GPIO_SD_B1_10_GPIO3_IO30 { + pinmux = <0x401f8180 5 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_lpspi2_pcs2: IOMUXC_GPIO_SD_B1_10_LPSPI2_PCS2 { + pinmux = <0x401f8180 4 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_sai3_rx_sync: IOMUXC_GPIO_SD_B1_10_SAI3_RX_SYNC { + pinmux = <0x401f8180 3 0x401f8478 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_flexspi_a_ss0_b: IOMUXC_GPIO_SD_B1_11_FLEXSPI_A_SS0_B { + pinmux = <0x401f8184 1 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_gpio3_io31: IOMUXC_GPIO_SD_B1_11_GPIO3_IO31 { + pinmux = <0x401f8184 5 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_lpspi2_pcs3: IOMUXC_GPIO_SD_B1_11_LPSPI2_PCS3 { + pinmux = <0x401f8184 4 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_sai3_rx_data: IOMUXC_GPIO_SD_B1_11_SAI3_RX_DATA { + pinmux = <0x401f8184 3 0x401f8474 0 0x401f82f8>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpio1_io00: IOMUXC_GPIO_AD_B0_00_GPIO1_IO00 { + pinmux = <0x401f80bc 5 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpt1_compare1: IOMUXC_GPIO_AD_B0_00_GPT1_COMPARE1 { + pinmux = <0x401f80bc 7 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_jtag_tms: IOMUXC_GPIO_AD_B0_00_JTAG_TMS { + pinmux = <0x401f80bc 0 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpio1_io01: IOMUXC_GPIO_AD_B0_01_GPIO1_IO01 { + pinmux = <0x401f80c0 5 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpt1_capture2: IOMUXC_GPIO_AD_B0_01_GPT1_CAPTURE2 { + pinmux = <0x401f80c0 7 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_jtag_tck: IOMUXC_GPIO_AD_B0_01_JTAG_TCK { + pinmux = <0x401f80c0 0 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpio1_io02: IOMUXC_GPIO_AD_B0_02_GPIO1_IO02 { + pinmux = <0x401f80c4 5 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpt1_capture1: IOMUXC_GPIO_AD_B0_02_GPT1_CAPTURE1 { + pinmux = <0x401f80c4 7 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_jtag_mod: IOMUXC_GPIO_AD_B0_02_JTAG_MOD { + pinmux = <0x401f80c4 0 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_ccm_pmic_rdy: IOMUXC_GPIO_AD_B0_03_CCM_PMIC_RDY { + pinmux = <0x401f80c8 7 0x401f8300 2 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_gpio1_io03: IOMUXC_GPIO_AD_B0_03_GPIO1_IO03 { + pinmux = <0x401f80c8 5 0x0 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_jtag_tdi: IOMUXC_GPIO_AD_B0_03_JTAG_TDI { + pinmux = <0x401f80c8 0 0x0 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_sai1_mclk: IOMUXC_GPIO_AD_B0_03_SAI1_MCLK { + pinmux = <0x401f80c8 3 0x401f8430 1 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usb_otg1_oc: IOMUXC_GPIO_AD_B0_03_USB_OTG1_OC { + pinmux = <0x401f80c8 6 0x401f848c 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usdhc1_wp: IOMUXC_GPIO_AD_B0_03_USDHC1_WP { + pinmux = <0x401f80c8 4 0x401f8494 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usdhc2_cd_b: IOMUXC_GPIO_AD_B0_03_USDHC2_CD_B { + pinmux = <0x401f80c8 1 0x401f8498 1 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_wdog1_b: IOMUXC_GPIO_AD_B0_03_WDOG1_B { + pinmux = <0x401f80c8 2 0x0 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_enet_mdio: IOMUXC_GPIO_AD_B0_04_ENET_MDIO { + pinmux = <0x401f80cc 4 0x401f8308 1 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_ewm_out_b: IOMUXC_GPIO_AD_B0_04_EWM_OUT_B { + pinmux = <0x401f80cc 7 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_flexcan1_tx: IOMUXC_GPIO_AD_B0_04_FLEXCAN1_TX { + pinmux = <0x401f80cc 1 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio1_io04: IOMUXC_GPIO_AD_B0_04_GPIO1_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_jtag_tdo: IOMUXC_GPIO_AD_B0_04_JTAG_TDO { + pinmux = <0x401f80cc 0 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_qtimer2_timer0: IOMUXC_GPIO_AD_B0_04_QTIMER2_TIMER0 { + pinmux = <0x401f80cc 3 0x401f8420 1 0x401f8240>; + gpr = <0x400ac018 0x4 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_usb_otg1_pwr: IOMUXC_GPIO_AD_B0_04_USB_OTG1_PWR { + pinmux = <0x401f80cc 6 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_usdhc1_wp: IOMUXC_GPIO_AD_B0_04_USDHC1_WP { + pinmux = <0x401f80cc 2 0x401f8494 1 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_arm_nmi: IOMUXC_GPIO_AD_B0_05_ARM_NMI { + pinmux = <0x401f80d0 7 0x401f840c 0 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_enet_mdc: IOMUXC_GPIO_AD_B0_05_ENET_MDC { + pinmux = <0x401f80d0 4 0x0 0 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_flexcan1_rx: IOMUXC_GPIO_AD_B0_05_FLEXCAN1_RX { + pinmux = <0x401f80d0 1 0x401f8320 2 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_gpio1_io05: IOMUXC_GPIO_AD_B0_05_GPIO1_IO05 { + pinmux = <0x401f80d0 5 0x0 0 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_jtag_trstb: IOMUXC_GPIO_AD_B0_05_JTAG_TRSTB { + pinmux = <0x401f80d0 0 0x0 0 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_qtimer2_timer1: IOMUXC_GPIO_AD_B0_05_QTIMER2_TIMER1 { + pinmux = <0x401f80d0 3 0x401f8424 1 0x401f8244>; + gpr = <0x400ac018 0x5 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_usb_otg1_id: IOMUXC_GPIO_AD_B0_05_USB_OTG1_ID { + pinmux = <0x401f80d0 6 0x401f82fc 0 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_usdhc1_cd_b: IOMUXC_GPIO_AD_B0_05_USDHC1_CD_B { + pinmux = <0x401f80d0 2 0x401f8490 1 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_flexpwm2_pwma3: IOMUXC_GPIO_AD_B0_06_FLEXPWM2_PWMA3 { + pinmux = <0x401f80d4 4 0x401f8354 0 0x401f8248>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpio1_io06: IOMUXC_GPIO_AD_B0_06_GPIO1_IO06 { + pinmux = <0x401f80d4 5 0x0 0 0x401f8248>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_lpuart1_tx: IOMUXC_GPIO_AD_B0_06_LPUART1_TX { + pinmux = <0x401f80d4 2 0x0 0 0x401f8248>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_mqs_right: IOMUXC_GPIO_AD_B0_06_MQS_RIGHT { + pinmux = <0x401f80d4 1 0x0 0 0x401f8248>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_pit_trigger0: IOMUXC_GPIO_AD_B0_06_PIT_TRIGGER0 { + pinmux = <0x401f80d4 0 0x0 0 0x401f8248>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_qtimer2_timer2: IOMUXC_GPIO_AD_B0_06_QTIMER2_TIMER2 { + pinmux = <0x401f80d4 3 0x401f8428 1 0x401f8248>; + gpr = <0x400ac018 0x6 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_ref_32k_out: IOMUXC_GPIO_AD_B0_06_REF_32K_OUT { + pinmux = <0x401f80d4 6 0x0 0 0x401f8248>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_flexpwm2_pwmb3: IOMUXC_GPIO_AD_B0_07_FLEXPWM2_PWMB3 { + pinmux = <0x401f80d8 4 0x401f8364 0 0x401f824c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpio1_io07: IOMUXC_GPIO_AD_B0_07_GPIO1_IO07 { + pinmux = <0x401f80d8 5 0x0 0 0x401f824c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_lpuart1_rx: IOMUXC_GPIO_AD_B0_07_LPUART1_RX { + pinmux = <0x401f80d8 2 0x0 0 0x401f824c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_mqs_left: IOMUXC_GPIO_AD_B0_07_MQS_LEFT { + pinmux = <0x401f80d8 1 0x0 0 0x401f824c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_pit_trigger1: IOMUXC_GPIO_AD_B0_07_PIT_TRIGGER1 { + pinmux = <0x401f80d8 0 0x0 0 0x401f824c>; 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+ /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_enet_rx_er: IOMUXC_GPIO_SD_B1_08_ENET_RX_ER { + pinmux = <0x401f8178 2 0x401f8318 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_flexspi_a_data0: IOMUXC_GPIO_SD_B1_08_FLEXSPI_A_DATA0 { + pinmux = <0x401f8178 1 0x401f8368 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_gpio3_io28: IOMUXC_GPIO_SD_B1_08_GPIO3_IO28 { + pinmux = <0x401f8178 5 0x0 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_lpspi2_sdo: IOMUXC_GPIO_SD_B1_08_LPSPI2_SDO { + pinmux = <0x401f8178 4 0x401f83b8 2 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_sai3_tx_data: IOMUXC_GPIO_SD_B1_08_SAI3_TX_DATA { + pinmux = <0x401f8178 3 0x0 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_usdhc2_data4: IOMUXC_GPIO_SD_B1_08_USDHC2_DATA4 { + pinmux = <0x401f8178 0 0x0 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_enet_tx_en: IOMUXC_GPIO_SD_B1_09_ENET_TX_EN { + pinmux = <0x401f817c 2 0x0 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_flexspi_a_data2: IOMUXC_GPIO_SD_B1_09_FLEXSPI_A_DATA2 { + pinmux = <0x401f817c 1 0x401f8370 0 0x401f82f0>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpio1_io00: IOMUXC_GPIO_AD_B0_00_GPIO1_IO00 { + pinmux = <0x401f80bc 5 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpt1_compare1: IOMUXC_GPIO_AD_B0_00_GPT1_COMPARE1 { + pinmux = <0x401f80bc 7 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_jtag_tms: IOMUXC_GPIO_AD_B0_00_JTAG_TMS { + pinmux = <0x401f80bc 0 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpio1_io01: IOMUXC_GPIO_AD_B0_01_GPIO1_IO01 { + pinmux = <0x401f80c0 5 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpt1_capture2: IOMUXC_GPIO_AD_B0_01_GPT1_CAPTURE2 { + pinmux = <0x401f80c0 7 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_jtag_tck: IOMUXC_GPIO_AD_B0_01_JTAG_TCK { + pinmux = <0x401f80c0 0 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpio1_io02: IOMUXC_GPIO_AD_B0_02_GPIO1_IO02 { + pinmux = <0x401f80c4 5 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpt1_capture1: IOMUXC_GPIO_AD_B0_02_GPT1_CAPTURE1 { + pinmux = <0x401f80c4 7 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_jtag_mod: IOMUXC_GPIO_AD_B0_02_JTAG_MOD { + pinmux = <0x401f80c4 0 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_ccm_pmic_rdy: IOMUXC_GPIO_AD_B0_03_CCM_PMIC_RDY { + pinmux = <0x401f80c8 7 0x401f8300 2 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_gpio1_io03: IOMUXC_GPIO_AD_B0_03_GPIO1_IO03 { + pinmux = <0x401f80c8 5 0x0 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_jtag_tdi: IOMUXC_GPIO_AD_B0_03_JTAG_TDI { + pinmux = <0x401f80c8 0 0x0 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_sai1_mclk: IOMUXC_GPIO_AD_B0_03_SAI1_MCLK { + pinmux = <0x401f80c8 3 0x401f8430 1 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usb_otg1_oc: IOMUXC_GPIO_AD_B0_03_USB_OTG1_OC { + pinmux = <0x401f80c8 6 0x401f848c 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usdhc1_wp: IOMUXC_GPIO_AD_B0_03_USDHC1_WP { + pinmux = <0x401f80c8 4 0x401f8494 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usdhc2_cd_b: IOMUXC_GPIO_AD_B0_03_USDHC2_CD_B { + pinmux = <0x401f80c8 1 0x401f8498 1 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_wdog1_b: IOMUXC_GPIO_AD_B0_03_WDOG1_B { + pinmux = <0x401f80c8 2 0x0 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_enet_mdio: IOMUXC_GPIO_AD_B0_04_ENET_MDIO { + pinmux = <0x401f80cc 4 0x401f8308 1 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_ewm_out_b: IOMUXC_GPIO_AD_B0_04_EWM_OUT_B { + pinmux = <0x401f80cc 7 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_flexcan1_tx: IOMUXC_GPIO_AD_B0_04_FLEXCAN1_TX { + pinmux = <0x401f80cc 1 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio1_io04: IOMUXC_GPIO_AD_B0_04_GPIO1_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_jtag_tdo: IOMUXC_GPIO_AD_B0_04_JTAG_TDO { + pinmux = <0x401f80cc 0 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_qtimer2_timer0: IOMUXC_GPIO_AD_B0_04_QTIMER2_TIMER0 { + pinmux = <0x401f80cc 3 0x401f8420 1 0x401f8240>; + gpr = <0x400ac018 0x4 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_usb_otg1_pwr: IOMUXC_GPIO_AD_B0_04_USB_OTG1_PWR { + pinmux = <0x401f80cc 6 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_usdhc1_wp: IOMUXC_GPIO_AD_B0_04_USDHC1_WP { + pinmux = <0x401f80cc 2 0x401f8494 1 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_arm_nmi: IOMUXC_GPIO_AD_B0_05_ARM_NMI { + pinmux = <0x401f80d0 7 0x401f840c 0 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_enet_mdc: IOMUXC_GPIO_AD_B0_05_ENET_MDC { + pinmux = <0x401f80d0 4 0x0 0 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_flexcan1_rx: IOMUXC_GPIO_AD_B0_05_FLEXCAN1_RX { + pinmux = <0x401f80d0 1 0x401f8320 2 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_gpio1_io05: IOMUXC_GPIO_AD_B0_05_GPIO1_IO05 { + pinmux = <0x401f80d0 5 0x0 0 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_jtag_trstb: IOMUXC_GPIO_AD_B0_05_JTAG_TRSTB { + pinmux = <0x401f80d0 0 0x0 0 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_qtimer2_timer1: IOMUXC_GPIO_AD_B0_05_QTIMER2_TIMER1 { + pinmux = <0x401f80d0 3 0x401f8424 1 0x401f8244>; + gpr = <0x400ac018 0x5 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_usb_otg1_id: IOMUXC_GPIO_AD_B0_05_USB_OTG1_ID { + pinmux = <0x401f80d0 6 0x401f82fc 0 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_usdhc1_cd_b: IOMUXC_GPIO_AD_B0_05_USDHC1_CD_B { + pinmux = <0x401f80d0 2 0x401f8490 1 0x401f8244>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_flexpwm2_pwma3: IOMUXC_GPIO_AD_B0_06_FLEXPWM2_PWMA3 { + pinmux = <0x401f80d4 4 0x401f8354 0 0x401f8248>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpio1_io06: IOMUXC_GPIO_AD_B0_06_GPIO1_IO06 { + pinmux = <0x401f80d4 5 0x0 0 0x401f8248>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_lpuart1_tx: IOMUXC_GPIO_AD_B0_06_LPUART1_TX { + pinmux = <0x401f80d4 2 0x0 0 0x401f8248>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_mqs_right: IOMUXC_GPIO_AD_B0_06_MQS_RIGHT { + pinmux = <0x401f80d4 1 0x0 0 0x401f8248>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_pit_trigger0: IOMUXC_GPIO_AD_B0_06_PIT_TRIGGER0 { + pinmux = <0x401f80d4 0 0x0 0 0x401f8248>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_qtimer2_timer2: IOMUXC_GPIO_AD_B0_06_QTIMER2_TIMER2 { + pinmux = <0x401f80d4 3 0x401f8428 1 0x401f8248>; + gpr = <0x400ac018 0x6 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_ref_32k_out: IOMUXC_GPIO_AD_B0_06_REF_32K_OUT { + pinmux = <0x401f80d4 6 0x0 0 0x401f8248>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_flexpwm2_pwmb3: IOMUXC_GPIO_AD_B0_07_FLEXPWM2_PWMB3 { + pinmux = <0x401f80d8 4 0x401f8364 0 0x401f824c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpio1_io07: IOMUXC_GPIO_AD_B0_07_GPIO1_IO07 { + pinmux = <0x401f80d8 5 0x0 0 0x401f824c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_lpuart1_rx: IOMUXC_GPIO_AD_B0_07_LPUART1_RX { + pinmux = <0x401f80d8 2 0x0 0 0x401f824c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_mqs_left: IOMUXC_GPIO_AD_B0_07_MQS_LEFT { + pinmux = <0x401f80d8 1 0x0 0 0x401f824c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_pit_trigger1: IOMUXC_GPIO_AD_B0_07_PIT_TRIGGER1 { + pinmux = <0x401f80d8 0 0x0 0 0x401f824c>; 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+ }; + /omit-if-no-ref/ iomuxc_snvs_onoff_src_reset_b: IOMUXC_SNVS_ONOFF_SRC_RESET_B { + pinmux = <0x0 0 0x0 0 0x400a8014>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_gpio5_io01: IOMUXC_SNVS_PMIC_ON_REQ_GPIO5_IO01 { + pinmux = <0x400a8004 5 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_snvs_pmic_on_req: IOMUXC_SNVS_PMIC_ON_REQ_SNVS_PMIC_ON_REQ { + pinmux = <0x400a8004 0 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_ccm_pmic_vstby_req: IOMUXC_SNVS_PMIC_STBY_REQ_CCM_PMIC_VSTBY_REQ { + pinmux = <0x400a8008 0 0x0 0 0x400a8020>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_gpio5_io02: IOMUXC_SNVS_PMIC_STBY_REQ_GPIO5_IO02 { + pinmux = <0x400a8008 5 0x0 0 0x400a8020>; + }; + /omit-if-no-ref/ iomuxc_snvs_por_b_src_por_b: IOMUXC_SNVS_POR_B_SRC_POR_B { + pinmux = <0x0 0 0x0 0 0x400a8010>; + }; + /omit-if-no-ref/ iomuxc_snvs_test_mode_test_mode: IOMUXC_SNVS_TEST_MODE_TEST_MODE { + pinmux = <0x0 0 0x0 0 0x400a800c>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_arm_nmi: IOMUXC_SNVS_WAKEUP_ARM_NMI { + pinmux = <0x400a8000 7 0x401f840c 1 0x400a8018>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_gpio5_io00: IOMUXC_SNVS_WAKEUP_GPIO5_IO00 { + pinmux = <0x400a8000 5 0x0 0 0x400a8018>; + }; +}; + diff --git a/dts/nxp/nxp_imx/rt/mimxrt1021daf5b-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1021daf5b-pinctrl.dtsi new file mode 100644 index 000000000..9ca622b7e --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1021daf5b-pinctrl.dtsi @@ -0,0 +1,1284 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1021DAF5B + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpio1_io00: IOMUXC_GPIO_AD_B0_00_GPIO1_IO00 { + pinmux = <0x401f80bc 5 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpt1_compare1: IOMUXC_GPIO_AD_B0_00_GPT1_COMPARE1 { + pinmux = <0x401f80bc 7 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_jtag_tms: IOMUXC_GPIO_AD_B0_00_JTAG_TMS { + pinmux = <0x401f80bc 0 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpio1_io01: IOMUXC_GPIO_AD_B0_01_GPIO1_IO01 { + pinmux = <0x401f80c0 5 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpt1_capture2: IOMUXC_GPIO_AD_B0_01_GPT1_CAPTURE2 { + pinmux = <0x401f80c0 7 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_jtag_tck: IOMUXC_GPIO_AD_B0_01_JTAG_TCK { + pinmux = <0x401f80c0 0 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpio1_io02: IOMUXC_GPIO_AD_B0_02_GPIO1_IO02 { + pinmux = <0x401f80c4 5 0x0 0 0x401f8238>; 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+ /omit-if-no-ref/ iomuxc_gpio_sd_b1_06_usdhc2_cd_b: IOMUXC_GPIO_SD_B1_06_USDHC2_CD_B { + pinmux = <0x401f8170 0 0x401f8498 0 0x401f82e4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_07_enet_rx_en: IOMUXC_GPIO_SD_B1_07_ENET_RX_EN { + pinmux = <0x401f8174 2 0x401f8314 0 0x401f82e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_07_flexspi_a_sclk: IOMUXC_GPIO_SD_B1_07_FLEXSPI_A_SCLK { + pinmux = <0x401f8174 1 0x401f8378 0 0x401f82e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_07_gpio3_io27: IOMUXC_GPIO_SD_B1_07_GPIO3_IO27 { + pinmux = <0x401f8174 5 0x0 0 0x401f82e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_07_lpspi2_sck: IOMUXC_GPIO_SD_B1_07_LPSPI2_SCK { + pinmux = <0x401f8174 4 0x401f83b0 2 0x401f82e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_07_sai3_tx_sync: IOMUXC_GPIO_SD_B1_07_SAI3_TX_SYNC { + pinmux = <0x401f8174 3 0x401f8480 0 0x401f82e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_07_usdhc2_reset_b: IOMUXC_GPIO_SD_B1_07_USDHC2_RESET_B { + pinmux = <0x401f8174 0 0x0 0 0x401f82e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_enet_rx_er: IOMUXC_GPIO_SD_B1_08_ENET_RX_ER { + pinmux = <0x401f8178 2 0x401f8318 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_flexspi_a_data0: IOMUXC_GPIO_SD_B1_08_FLEXSPI_A_DATA0 { + pinmux = <0x401f8178 1 0x401f8368 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_gpio3_io28: IOMUXC_GPIO_SD_B1_08_GPIO3_IO28 { + pinmux = <0x401f8178 5 0x0 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_lpspi2_sdo: IOMUXC_GPIO_SD_B1_08_LPSPI2_SDO { + pinmux = <0x401f8178 4 0x401f83b8 2 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_sai3_tx_data: IOMUXC_GPIO_SD_B1_08_SAI3_TX_DATA { + pinmux = <0x401f8178 3 0x0 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_usdhc2_data4: IOMUXC_GPIO_SD_B1_08_USDHC2_DATA4 { + pinmux = <0x401f8178 0 0x0 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_enet_tx_en: IOMUXC_GPIO_SD_B1_09_ENET_TX_EN { + pinmux = <0x401f817c 2 0x0 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_flexspi_a_data2: IOMUXC_GPIO_SD_B1_09_FLEXSPI_A_DATA2 { + pinmux = <0x401f817c 1 0x401f8370 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_gpio3_io29: IOMUXC_GPIO_SD_B1_09_GPIO3_IO29 { + pinmux = <0x401f817c 5 0x0 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_lpspi2_sdi: IOMUXC_GPIO_SD_B1_09_LPSPI2_SDI { + pinmux = <0x401f817c 4 0x401f83b4 2 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_sai3_rx_bclk: IOMUXC_GPIO_SD_B1_09_SAI3_RX_BCLK { + pinmux = <0x401f817c 3 0x401f8470 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_usdhc2_data5: IOMUXC_GPIO_SD_B1_09_USDHC2_DATA5 { + pinmux = <0x401f817c 0 0x0 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_enet_tx_data0: IOMUXC_GPIO_SD_B1_10_ENET_TX_DATA0 { + pinmux = <0x401f8180 2 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_flexspi_a_data1: IOMUXC_GPIO_SD_B1_10_FLEXSPI_A_DATA1 { + pinmux = <0x401f8180 1 0x401f836c 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_gpio3_io30: IOMUXC_GPIO_SD_B1_10_GPIO3_IO30 { + pinmux = <0x401f8180 5 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_lpspi2_pcs2: IOMUXC_GPIO_SD_B1_10_LPSPI2_PCS2 { + pinmux = <0x401f8180 4 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_sai3_rx_sync: IOMUXC_GPIO_SD_B1_10_SAI3_RX_SYNC { + pinmux = <0x401f8180 3 0x401f8478 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_usdhc2_data6: IOMUXC_GPIO_SD_B1_10_USDHC2_DATA6 { + pinmux = <0x401f8180 0 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_enet_tx_data1: IOMUXC_GPIO_SD_B1_11_ENET_TX_DATA1 { + pinmux = <0x401f8184 2 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_flexspi_a_ss0_b: IOMUXC_GPIO_SD_B1_11_FLEXSPI_A_SS0_B { + pinmux = <0x401f8184 1 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_gpio3_io31: IOMUXC_GPIO_SD_B1_11_GPIO3_IO31 { + pinmux = <0x401f8184 5 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_lpspi2_pcs3: IOMUXC_GPIO_SD_B1_11_LPSPI2_PCS3 { + pinmux = <0x401f8184 4 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_sai3_rx_data: IOMUXC_GPIO_SD_B1_11_SAI3_RX_DATA { + pinmux = <0x401f8184 3 0x401f8474 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_usdhc2_data7: IOMUXC_GPIO_SD_B1_11_USDHC2_DATA7 { + pinmux = <0x401f8184 0 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_snvs_onoff_src_reset_b: IOMUXC_SNVS_ONOFF_SRC_RESET_B { + pinmux = <0x0 0 0x0 0 0x400a8014>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_gpio5_io01: IOMUXC_SNVS_PMIC_ON_REQ_GPIO5_IO01 { + pinmux = <0x400a8004 5 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_snvs_pmic_on_req: IOMUXC_SNVS_PMIC_ON_REQ_SNVS_PMIC_ON_REQ { + pinmux = <0x400a8004 0 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_por_b_src_por_b: IOMUXC_SNVS_POR_B_SRC_POR_B { + pinmux = <0x0 0 0x0 0 0x400a8010>; + }; + /omit-if-no-ref/ iomuxc_snvs_test_mode_test_mode: IOMUXC_SNVS_TEST_MODE_TEST_MODE { + pinmux = <0x0 0 0x0 0 0x400a800c>; + }; +}; + diff --git a/dts/nxp/nxp_imx/rt/mimxrt1021dag5b-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1021dag5b-pinctrl.dtsi new file mode 100644 index 000000000..64ac76787 --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1021dag5b-pinctrl.dtsi @@ -0,0 +1,2311 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1021DAG5B + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpio1_io00: IOMUXC_GPIO_AD_B0_00_GPIO1_IO00 { + pinmux = <0x401f80bc 5 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpt1_compare1: IOMUXC_GPIO_AD_B0_00_GPT1_COMPARE1 { + pinmux = <0x401f80bc 7 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_jtag_tms: IOMUXC_GPIO_AD_B0_00_JTAG_TMS { + pinmux = <0x401f80bc 0 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpio1_io01: IOMUXC_GPIO_AD_B0_01_GPIO1_IO01 { + pinmux = <0x401f80c0 5 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpt1_capture2: IOMUXC_GPIO_AD_B0_01_GPT1_CAPTURE2 { + pinmux = <0x401f80c0 7 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_jtag_tck: IOMUXC_GPIO_AD_B0_01_JTAG_TCK { + pinmux = <0x401f80c0 0 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpio1_io02: IOMUXC_GPIO_AD_B0_02_GPIO1_IO02 { + pinmux = <0x401f80c4 5 0x0 0 0x401f8238>; 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+ /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_enet_rx_er: IOMUXC_GPIO_SD_B1_08_ENET_RX_ER { + pinmux = <0x401f8178 2 0x401f8318 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_flexspi_a_data0: IOMUXC_GPIO_SD_B1_08_FLEXSPI_A_DATA0 { + pinmux = <0x401f8178 1 0x401f8368 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_gpio3_io28: IOMUXC_GPIO_SD_B1_08_GPIO3_IO28 { + pinmux = <0x401f8178 5 0x0 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_lpspi2_sdo: IOMUXC_GPIO_SD_B1_08_LPSPI2_SDO { + pinmux = <0x401f8178 4 0x401f83b8 2 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_sai3_tx_data: IOMUXC_GPIO_SD_B1_08_SAI3_TX_DATA { + pinmux = <0x401f8178 3 0x0 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_usdhc2_data4: IOMUXC_GPIO_SD_B1_08_USDHC2_DATA4 { + pinmux = <0x401f8178 0 0x0 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_enet_tx_en: IOMUXC_GPIO_SD_B1_09_ENET_TX_EN { + pinmux = <0x401f817c 2 0x0 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_flexspi_a_data2: IOMUXC_GPIO_SD_B1_09_FLEXSPI_A_DATA2 { + pinmux = <0x401f817c 1 0x401f8370 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_gpio3_io29: IOMUXC_GPIO_SD_B1_09_GPIO3_IO29 { + pinmux = <0x401f817c 5 0x0 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_lpspi2_sdi: IOMUXC_GPIO_SD_B1_09_LPSPI2_SDI { + pinmux = <0x401f817c 4 0x401f83b4 2 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_sai3_rx_bclk: IOMUXC_GPIO_SD_B1_09_SAI3_RX_BCLK { + pinmux = <0x401f817c 3 0x401f8470 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_usdhc2_data5: IOMUXC_GPIO_SD_B1_09_USDHC2_DATA5 { + pinmux = <0x401f817c 0 0x0 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_enet_tx_data0: IOMUXC_GPIO_SD_B1_10_ENET_TX_DATA0 { + pinmux = <0x401f8180 2 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_flexspi_a_data1: IOMUXC_GPIO_SD_B1_10_FLEXSPI_A_DATA1 { + pinmux = <0x401f8180 1 0x401f836c 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_gpio3_io30: IOMUXC_GPIO_SD_B1_10_GPIO3_IO30 { + pinmux = <0x401f8180 5 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_lpspi2_pcs2: IOMUXC_GPIO_SD_B1_10_LPSPI2_PCS2 { + pinmux = <0x401f8180 4 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_sai3_rx_sync: IOMUXC_GPIO_SD_B1_10_SAI3_RX_SYNC { + pinmux = <0x401f8180 3 0x401f8478 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_usdhc2_data6: IOMUXC_GPIO_SD_B1_10_USDHC2_DATA6 { + pinmux = <0x401f8180 0 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_enet_tx_data1: IOMUXC_GPIO_SD_B1_11_ENET_TX_DATA1 { + pinmux = <0x401f8184 2 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_flexspi_a_ss0_b: IOMUXC_GPIO_SD_B1_11_FLEXSPI_A_SS0_B { + pinmux = <0x401f8184 1 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_gpio3_io31: IOMUXC_GPIO_SD_B1_11_GPIO3_IO31 { + pinmux = <0x401f8184 5 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_lpspi2_pcs3: IOMUXC_GPIO_SD_B1_11_LPSPI2_PCS3 { + pinmux = <0x401f8184 4 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_sai3_rx_data: IOMUXC_GPIO_SD_B1_11_SAI3_RX_DATA { + pinmux = <0x401f8184 3 0x401f8474 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_usdhc2_data7: IOMUXC_GPIO_SD_B1_11_USDHC2_DATA7 { + pinmux = <0x401f8184 0 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_snvs_onoff_src_reset_b: IOMUXC_SNVS_ONOFF_SRC_RESET_B { + pinmux = <0x0 0 0x0 0 0x400a8014>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_gpio5_io01: IOMUXC_SNVS_PMIC_ON_REQ_GPIO5_IO01 { + pinmux = <0x400a8004 5 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_snvs_pmic_on_req: IOMUXC_SNVS_PMIC_ON_REQ_SNVS_PMIC_ON_REQ { + pinmux = <0x400a8004 0 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_ccm_pmic_vstby_req: IOMUXC_SNVS_PMIC_STBY_REQ_CCM_PMIC_VSTBY_REQ { + pinmux = <0x400a8008 0 0x0 0 0x400a8020>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_gpio5_io02: IOMUXC_SNVS_PMIC_STBY_REQ_GPIO5_IO02 { + pinmux = <0x400a8008 5 0x0 0 0x400a8020>; + }; + /omit-if-no-ref/ iomuxc_snvs_por_b_src_por_b: IOMUXC_SNVS_POR_B_SRC_POR_B { + pinmux = <0x0 0 0x0 0 0x400a8010>; + }; + /omit-if-no-ref/ iomuxc_snvs_test_mode_test_mode: IOMUXC_SNVS_TEST_MODE_TEST_MODE { + pinmux = <0x0 0 0x0 0 0x400a800c>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_arm_nmi: IOMUXC_SNVS_WAKEUP_ARM_NMI { + pinmux = <0x400a8000 7 0x401f840c 1 0x400a8018>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_gpio5_io00: IOMUXC_SNVS_WAKEUP_GPIO5_IO00 { + pinmux = <0x400a8000 5 0x0 0 0x400a8018>; + }; +}; + diff --git a/dts/nxp/nxp_imx/rt/mimxrt1024cag4b-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1024cag4b-pinctrl.dtsi new file mode 100644 index 000000000..48d9a7698 --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1024cag4b-pinctrl.dtsi @@ -0,0 +1,2131 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1024CAG4B + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpio1_io00: IOMUXC_GPIO_AD_B0_00_GPIO1_IO00 { + pinmux = <0x401f80bc 5 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpt1_compare1: IOMUXC_GPIO_AD_B0_00_GPT1_COMPARE1 { + pinmux = <0x401f80bc 7 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_jtag_tms: IOMUXC_GPIO_AD_B0_00_JTAG_TMS { + pinmux = <0x401f80bc 0 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpio1_io01: IOMUXC_GPIO_AD_B0_01_GPIO1_IO01 { + pinmux = <0x401f80c0 5 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpt1_capture2: IOMUXC_GPIO_AD_B0_01_GPT1_CAPTURE2 { + pinmux = <0x401f80c0 7 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_jtag_tck: IOMUXC_GPIO_AD_B0_01_JTAG_TCK { + pinmux = <0x401f80c0 0 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpio1_io02: IOMUXC_GPIO_AD_B0_02_GPIO1_IO02 { + pinmux = <0x401f80c4 5 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpt1_capture1: IOMUXC_GPIO_AD_B0_02_GPT1_CAPTURE1 { + pinmux = <0x401f80c4 7 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_jtag_mod: IOMUXC_GPIO_AD_B0_02_JTAG_MOD { + pinmux = <0x401f80c4 0 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_ccm_pmic_rdy: IOMUXC_GPIO_AD_B0_03_CCM_PMIC_RDY { + pinmux = <0x401f80c8 7 0x401f8300 2 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_gpio1_io03: IOMUXC_GPIO_AD_B0_03_GPIO1_IO03 { + pinmux = <0x401f80c8 5 0x0 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_jtag_tdi: IOMUXC_GPIO_AD_B0_03_JTAG_TDI { + pinmux = <0x401f80c8 0 0x0 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_sai1_mclk: IOMUXC_GPIO_AD_B0_03_SAI1_MCLK { + pinmux = <0x401f80c8 3 0x401f8430 1 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usb_otg1_oc: IOMUXC_GPIO_AD_B0_03_USB_OTG1_OC { + pinmux = <0x401f80c8 6 0x401f848c 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usdhc1_wp: IOMUXC_GPIO_AD_B0_03_USDHC1_WP { + pinmux = <0x401f80c8 4 0x401f8494 0 0x401f823c>; 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+ /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_sai3_tx_data: IOMUXC_GPIO_SD_B1_08_SAI3_TX_DATA { + pinmux = <0x401f8178 3 0x0 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_usdhc2_data4: IOMUXC_GPIO_SD_B1_08_USDHC2_DATA4 { + pinmux = <0x401f8178 0 0x0 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_enet_tx_en: IOMUXC_GPIO_SD_B1_09_ENET_TX_EN { + pinmux = <0x401f817c 2 0x0 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_flexspi_a_data2: IOMUXC_GPIO_SD_B1_09_FLEXSPI_A_DATA2 { + pinmux = <0x401f817c 1 0x401f8370 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_gpio3_io29: IOMUXC_GPIO_SD_B1_09_GPIO3_IO29 { + pinmux = <0x401f817c 5 0x0 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_lpspi2_sdi: IOMUXC_GPIO_SD_B1_09_LPSPI2_SDI { + pinmux = <0x401f817c 4 0x401f83b4 2 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_sai3_rx_bclk: IOMUXC_GPIO_SD_B1_09_SAI3_RX_BCLK { + pinmux = <0x401f817c 3 0x401f8470 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_usdhc2_data5: IOMUXC_GPIO_SD_B1_09_USDHC2_DATA5 { + pinmux = <0x401f817c 0 0x0 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_enet_tx_data0: IOMUXC_GPIO_SD_B1_10_ENET_TX_DATA0 { + pinmux = <0x401f8180 2 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_flexspi_a_data1: IOMUXC_GPIO_SD_B1_10_FLEXSPI_A_DATA1 { + pinmux = <0x401f8180 1 0x401f836c 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_gpio3_io30: IOMUXC_GPIO_SD_B1_10_GPIO3_IO30 { + pinmux = <0x401f8180 5 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_lpspi2_pcs2: IOMUXC_GPIO_SD_B1_10_LPSPI2_PCS2 { + pinmux = <0x401f8180 4 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_sai3_rx_sync: IOMUXC_GPIO_SD_B1_10_SAI3_RX_SYNC { + pinmux = <0x401f8180 3 0x401f8478 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_usdhc2_data6: IOMUXC_GPIO_SD_B1_10_USDHC2_DATA6 { + pinmux = <0x401f8180 0 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_enet_tx_data1: IOMUXC_GPIO_SD_B1_11_ENET_TX_DATA1 { + pinmux = <0x401f8184 2 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_flexspi_a_ss0_b: IOMUXC_GPIO_SD_B1_11_FLEXSPI_A_SS0_B { + pinmux = <0x401f8184 1 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_gpio3_io31: IOMUXC_GPIO_SD_B1_11_GPIO3_IO31 { + pinmux = <0x401f8184 5 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_lpspi2_pcs3: IOMUXC_GPIO_SD_B1_11_LPSPI2_PCS3 { + pinmux = <0x401f8184 4 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_sai3_rx_data: IOMUXC_GPIO_SD_B1_11_SAI3_RX_DATA { + pinmux = <0x401f8184 3 0x401f8474 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_usdhc2_data7: IOMUXC_GPIO_SD_B1_11_USDHC2_DATA7 { + pinmux = <0x401f8184 0 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_snvs_onoff_src_reset_b: IOMUXC_SNVS_ONOFF_SRC_RESET_B { + pinmux = <0x0 0 0x0 0 0x400a8014>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_gpio5_io01: IOMUXC_SNVS_PMIC_ON_REQ_GPIO5_IO01 { + pinmux = <0x400a8004 5 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_snvs_pmic_on_req: IOMUXC_SNVS_PMIC_ON_REQ_SNVS_PMIC_ON_REQ { + pinmux = <0x400a8004 0 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_ccm_pmic_vstby_req: IOMUXC_SNVS_PMIC_STBY_REQ_CCM_PMIC_VSTBY_REQ { + pinmux = <0x400a8008 0 0x0 0 0x400a8020>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_gpio5_io02: IOMUXC_SNVS_PMIC_STBY_REQ_GPIO5_IO02 { + pinmux = <0x400a8008 5 0x0 0 0x400a8020>; + }; + /omit-if-no-ref/ iomuxc_snvs_por_b_src_por_b: IOMUXC_SNVS_POR_B_SRC_POR_B { + pinmux = <0x0 0 0x0 0 0x400a8010>; + }; + /omit-if-no-ref/ iomuxc_snvs_test_mode_test_mode: IOMUXC_SNVS_TEST_MODE_TEST_MODE { + pinmux = <0x0 0 0x0 0 0x400a800c>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_arm_nmi: IOMUXC_SNVS_WAKEUP_ARM_NMI { + pinmux = <0x400a8000 7 0x401f840c 1 0x400a8018>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_gpio5_io00: IOMUXC_SNVS_WAKEUP_GPIO5_IO00 { + pinmux = <0x400a8000 5 0x0 0 0x400a8018>; + }; +}; + diff --git a/dts/nxp/nxp_imx/rt/mimxrt1024dag5b-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1024dag5b-pinctrl.dtsi new file mode 100644 index 000000000..58c34a853 --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1024dag5b-pinctrl.dtsi @@ -0,0 +1,2131 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1024DAG5B + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpio1_io00: IOMUXC_GPIO_AD_B0_00_GPIO1_IO00 { + pinmux = <0x401f80bc 5 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpt1_compare1: IOMUXC_GPIO_AD_B0_00_GPT1_COMPARE1 { + pinmux = <0x401f80bc 7 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_jtag_tms: IOMUXC_GPIO_AD_B0_00_JTAG_TMS { + pinmux = <0x401f80bc 0 0x0 0 0x401f8230>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpio1_io01: IOMUXC_GPIO_AD_B0_01_GPIO1_IO01 { + pinmux = <0x401f80c0 5 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpt1_capture2: IOMUXC_GPIO_AD_B0_01_GPT1_CAPTURE2 { + pinmux = <0x401f80c0 7 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_jtag_tck: IOMUXC_GPIO_AD_B0_01_JTAG_TCK { + pinmux = <0x401f80c0 0 0x0 0 0x401f8234>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpio1_io02: IOMUXC_GPIO_AD_B0_02_GPIO1_IO02 { + pinmux = <0x401f80c4 5 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpt1_capture1: IOMUXC_GPIO_AD_B0_02_GPT1_CAPTURE1 { + pinmux = <0x401f80c4 7 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_jtag_mod: IOMUXC_GPIO_AD_B0_02_JTAG_MOD { + pinmux = <0x401f80c4 0 0x0 0 0x401f8238>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_ccm_pmic_rdy: IOMUXC_GPIO_AD_B0_03_CCM_PMIC_RDY { + pinmux = <0x401f80c8 7 0x401f8300 2 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_gpio1_io03: IOMUXC_GPIO_AD_B0_03_GPIO1_IO03 { + pinmux = <0x401f80c8 5 0x0 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_jtag_tdi: IOMUXC_GPIO_AD_B0_03_JTAG_TDI { + pinmux = <0x401f80c8 0 0x0 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_sai1_mclk: IOMUXC_GPIO_AD_B0_03_SAI1_MCLK { + pinmux = <0x401f80c8 3 0x401f8430 1 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usb_otg1_oc: IOMUXC_GPIO_AD_B0_03_USB_OTG1_OC { + pinmux = <0x401f80c8 6 0x401f848c 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usdhc1_wp: IOMUXC_GPIO_AD_B0_03_USDHC1_WP { + pinmux = <0x401f80c8 4 0x401f8494 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usdhc2_cd_b: IOMUXC_GPIO_AD_B0_03_USDHC2_CD_B { + pinmux = <0x401f80c8 1 0x401f8498 1 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_wdog1_b: IOMUXC_GPIO_AD_B0_03_WDOG1_B { + pinmux = <0x401f80c8 2 0x0 0 0x401f823c>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_enet_mdio: IOMUXC_GPIO_AD_B0_04_ENET_MDIO { + pinmux = <0x401f80cc 4 0x401f8308 1 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_ewm_out_b: IOMUXC_GPIO_AD_B0_04_EWM_OUT_B { + pinmux = <0x401f80cc 7 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_flexcan1_tx: IOMUXC_GPIO_AD_B0_04_FLEXCAN1_TX { + pinmux = <0x401f80cc 1 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio1_io04: IOMUXC_GPIO_AD_B0_04_GPIO1_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_jtag_tdo: IOMUXC_GPIO_AD_B0_04_JTAG_TDO { + pinmux = <0x401f80cc 0 0x0 0 0x401f8240>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_qtimer2_timer0: IOMUXC_GPIO_AD_B0_04_QTIMER2_TIMER0 { + pinmux = <0x401f80cc 3 0x401f8420 1 0x401f8240>; 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+ /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_sai3_tx_data: IOMUXC_GPIO_SD_B1_08_SAI3_TX_DATA { + pinmux = <0x401f8178 3 0x0 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_08_usdhc2_data4: IOMUXC_GPIO_SD_B1_08_USDHC2_DATA4 { + pinmux = <0x401f8178 0 0x0 0 0x401f82ec>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_enet_tx_en: IOMUXC_GPIO_SD_B1_09_ENET_TX_EN { + pinmux = <0x401f817c 2 0x0 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_flexspi_a_data2: IOMUXC_GPIO_SD_B1_09_FLEXSPI_A_DATA2 { + pinmux = <0x401f817c 1 0x401f8370 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_gpio3_io29: IOMUXC_GPIO_SD_B1_09_GPIO3_IO29 { + pinmux = <0x401f817c 5 0x0 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_lpspi2_sdi: IOMUXC_GPIO_SD_B1_09_LPSPI2_SDI { + pinmux = <0x401f817c 4 0x401f83b4 2 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_sai3_rx_bclk: IOMUXC_GPIO_SD_B1_09_SAI3_RX_BCLK { + pinmux = <0x401f817c 3 0x401f8470 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_usdhc2_data5: IOMUXC_GPIO_SD_B1_09_USDHC2_DATA5 { + pinmux = <0x401f817c 0 0x0 0 0x401f82f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_enet_tx_data0: IOMUXC_GPIO_SD_B1_10_ENET_TX_DATA0 { + pinmux = <0x401f8180 2 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_flexspi_a_data1: IOMUXC_GPIO_SD_B1_10_FLEXSPI_A_DATA1 { + pinmux = <0x401f8180 1 0x401f836c 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_gpio3_io30: IOMUXC_GPIO_SD_B1_10_GPIO3_IO30 { + pinmux = <0x401f8180 5 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_lpspi2_pcs2: IOMUXC_GPIO_SD_B1_10_LPSPI2_PCS2 { + pinmux = <0x401f8180 4 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_sai3_rx_sync: IOMUXC_GPIO_SD_B1_10_SAI3_RX_SYNC { + pinmux = <0x401f8180 3 0x401f8478 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_10_usdhc2_data6: IOMUXC_GPIO_SD_B1_10_USDHC2_DATA6 { + pinmux = <0x401f8180 0 0x0 0 0x401f82f4>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_enet_tx_data1: IOMUXC_GPIO_SD_B1_11_ENET_TX_DATA1 { + pinmux = <0x401f8184 2 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_flexspi_a_ss0_b: IOMUXC_GPIO_SD_B1_11_FLEXSPI_A_SS0_B { + pinmux = <0x401f8184 1 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_gpio3_io31: IOMUXC_GPIO_SD_B1_11_GPIO3_IO31 { + pinmux = <0x401f8184 5 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_lpspi2_pcs3: IOMUXC_GPIO_SD_B1_11_LPSPI2_PCS3 { + pinmux = <0x401f8184 4 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_sai3_rx_data: IOMUXC_GPIO_SD_B1_11_SAI3_RX_DATA { + pinmux = <0x401f8184 3 0x401f8474 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_usdhc2_data7: IOMUXC_GPIO_SD_B1_11_USDHC2_DATA7 { + pinmux = <0x401f8184 0 0x0 0 0x401f82f8>; + }; + /omit-if-no-ref/ iomuxc_snvs_onoff_src_reset_b: IOMUXC_SNVS_ONOFF_SRC_RESET_B { + pinmux = <0x0 0 0x0 0 0x400a8014>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_gpio5_io01: IOMUXC_SNVS_PMIC_ON_REQ_GPIO5_IO01 { + pinmux = <0x400a8004 5 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_snvs_pmic_on_req: IOMUXC_SNVS_PMIC_ON_REQ_SNVS_PMIC_ON_REQ { + pinmux = <0x400a8004 0 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_ccm_pmic_vstby_req: IOMUXC_SNVS_PMIC_STBY_REQ_CCM_PMIC_VSTBY_REQ { + pinmux = <0x400a8008 0 0x0 0 0x400a8020>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_gpio5_io02: IOMUXC_SNVS_PMIC_STBY_REQ_GPIO5_IO02 { + pinmux = <0x400a8008 5 0x0 0 0x400a8020>; + }; + /omit-if-no-ref/ iomuxc_snvs_por_b_src_por_b: IOMUXC_SNVS_POR_B_SRC_POR_B { + pinmux = <0x0 0 0x0 0 0x400a8010>; + }; + /omit-if-no-ref/ iomuxc_snvs_test_mode_test_mode: IOMUXC_SNVS_TEST_MODE_TEST_MODE { + pinmux = <0x0 0 0x0 0 0x400a800c>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_arm_nmi: IOMUXC_SNVS_WAKEUP_ARM_NMI { + pinmux = <0x400a8000 7 0x401f840c 1 0x400a8018>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_gpio5_io00: IOMUXC_SNVS_WAKEUP_GPIO5_IO00 { + pinmux = <0x400a8000 5 0x0 0 0x400a8018>; + }; +}; + diff --git a/dts/nxp/nxp_imx/rt/mimxrt1041dfp6b-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1041dfp6b-pinctrl.dtsi new file mode 100644 index 000000000..95acd9b85 --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1041dfp6b-pinctrl.dtsi @@ -0,0 +1,3116 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1041DFP6B + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_enet_tx_data3: IOMUXC_GPIO_AD_B0_04_ENET_TX_DATA3 { + pinmux = <0x401f80cc 2 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio1_io04: IOMUXC_GPIO_AD_B0_04_GPIO1_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio6_io04: IOMUXC_GPIO_AD_B0_04_GPIO6_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_mqs_right: IOMUXC_GPIO_AD_B0_04_MQS_RIGHT { + pinmux = <0x401f80cc 1 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_pit_trigger0: IOMUXC_GPIO_AD_B0_04_PIT_TRIGGER0 { + pinmux = <0x401f80cc 6 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_sai2_tx_sync: IOMUXC_GPIO_AD_B0_04_SAI2_TX_SYNC { + pinmux = <0x401f80cc 3 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_src_boot_mode0: IOMUXC_GPIO_AD_B0_04_SRC_BOOT_MODE0 { + pinmux = <0x401f80cc 0 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_enet_tx_data2: IOMUXC_GPIO_AD_B0_05_ENET_TX_DATA2 { + pinmux = <0x401f80d0 2 0x0 0 0x401f82c0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_gpio1_io05: IOMUXC_GPIO_AD_B0_05_GPIO1_IO05 { + pinmux = <0x401f80d0 5 0x0 0 0x401f82c0>; + gpr = <0x400ac068 0x5 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_gpio6_io05: IOMUXC_GPIO_AD_B0_05_GPIO6_IO05 { + pinmux = <0x401f80d0 5 0x0 0 0x401f82c0>; + gpr = <0x400ac068 0x5 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_mqs_left: IOMUXC_GPIO_AD_B0_05_MQS_LEFT { + pinmux = <0x401f80d0 1 0x0 0 0x401f82c0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_sai2_tx_bclk: IOMUXC_GPIO_AD_B0_05_SAI2_TX_BCLK { + pinmux = <0x401f80d0 3 0x0 0 0x401f82c0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_src_boot_mode1: IOMUXC_GPIO_AD_B0_05_SRC_BOOT_MODE1 { + pinmux = <0x401f80d0 0 0x0 0 0x401f82c0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_xbar1_xbar_in17: IOMUXC_GPIO_AD_B0_05_XBAR1_XBAR_IN17 { + pinmux = <0x401f80d0 6 0x0 0 0x401f82c0>; + gpr = <0x400ac018 0x1d 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_xbar1_xbar_inout17: IOMUXC_GPIO_AD_B0_05_XBAR1_XBAR_INOUT17 { + pinmux = <0x401f80d0 6 0x0 0 0x401f82c0>; + gpr = <0x400ac018 0x1d 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_enet_rx_clk: IOMUXC_GPIO_AD_B0_06_ENET_RX_CLK { + pinmux = <0x401f80d4 2 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpio1_io06: IOMUXC_GPIO_AD_B0_06_GPIO1_IO06 { + pinmux = <0x401f80d4 5 0x0 0 0x401f82c4>; + gpr = <0x400ac068 0x6 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpio6_io06: IOMUXC_GPIO_AD_B0_06_GPIO6_IO06 { + pinmux = <0x401f80d4 5 0x0 0 0x401f82c4>; + gpr = <0x400ac068 0x6 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpt2_compare1: IOMUXC_GPIO_AD_B0_06_GPT2_COMPARE1 { + pinmux = <0x401f80d4 1 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_jtag_tms: IOMUXC_GPIO_AD_B0_06_JTAG_TMS { + pinmux = <0x401f80d4 0 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_sai2_rx_bclk: IOMUXC_GPIO_AD_B0_06_SAI2_RX_BCLK { + pinmux = <0x401f80d4 3 0x0 0 0x401f82c4>; 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+ }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_lpuart2_tx: IOMUXC_GPIO_SD_B1_11_LPUART2_TX { + pinmux = <0x401f8200 2 0x0 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_usdhc2_data7: IOMUXC_GPIO_SD_B1_11_USDHC2_DATA7 { + pinmux = <0x401f8200 0 0x0 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_snvs_onoff_src_reset_b: IOMUXC_SNVS_ONOFF_SRC_RESET_B { + pinmux = <0x0 0 0x0 0 0x400a8014>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_gpio5_io01: IOMUXC_SNVS_PMIC_ON_REQ_GPIO5_IO01 { + pinmux = <0x400a8004 5 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_snvs_pmic_on_req: IOMUXC_SNVS_PMIC_ON_REQ_SNVS_PMIC_ON_REQ { + pinmux = <0x400a8004 0 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_por_b_src_por_b: IOMUXC_SNVS_POR_B_SRC_POR_B { + pinmux = <0x0 0 0x0 0 0x400a8010>; + }; + /omit-if-no-ref/ iomuxc_snvs_test_mode_test_mode: IOMUXC_SNVS_TEST_MODE_TEST_MODE { + pinmux = <0x0 0 0x0 0 0x400a800c>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_arm_nmi: IOMUXC_SNVS_WAKEUP_ARM_NMI { + pinmux = <0x400a8000 7 0x0 0 0x400a8018>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_gpio5_io00: IOMUXC_SNVS_WAKEUP_GPIO5_IO00 { + pinmux = <0x400a8000 5 0x0 0 0x400a8018>; + }; +}; + diff --git a/dts/nxp/nxp_imx/rt/mimxrt1041djm6b-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1041djm6b-pinctrl.dtsi new file mode 100644 index 000000000..cbe558202 --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1041djm6b-pinctrl.dtsi @@ -0,0 +1,3116 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1041DJM6B + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_enet_tx_data3: IOMUXC_GPIO_AD_B0_04_ENET_TX_DATA3 { + pinmux = <0x401f80cc 2 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio1_io04: IOMUXC_GPIO_AD_B0_04_GPIO1_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio6_io04: IOMUXC_GPIO_AD_B0_04_GPIO6_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_mqs_right: IOMUXC_GPIO_AD_B0_04_MQS_RIGHT { + pinmux = <0x401f80cc 1 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_pit_trigger0: IOMUXC_GPIO_AD_B0_04_PIT_TRIGGER0 { + pinmux = <0x401f80cc 6 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_sai2_tx_sync: IOMUXC_GPIO_AD_B0_04_SAI2_TX_SYNC { + pinmux = <0x401f80cc 3 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_src_boot_mode0: IOMUXC_GPIO_AD_B0_04_SRC_BOOT_MODE0 { + pinmux = <0x401f80cc 0 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_enet_tx_data2: IOMUXC_GPIO_AD_B0_05_ENET_TX_DATA2 { + pinmux = <0x401f80d0 2 0x0 0 0x401f82c0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_gpio1_io05: IOMUXC_GPIO_AD_B0_05_GPIO1_IO05 { + pinmux = <0x401f80d0 5 0x0 0 0x401f82c0>; + gpr = <0x400ac068 0x5 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_gpio6_io05: IOMUXC_GPIO_AD_B0_05_GPIO6_IO05 { + pinmux = <0x401f80d0 5 0x0 0 0x401f82c0>; + gpr = <0x400ac068 0x5 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_mqs_left: IOMUXC_GPIO_AD_B0_05_MQS_LEFT { + pinmux = <0x401f80d0 1 0x0 0 0x401f82c0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_sai2_tx_bclk: IOMUXC_GPIO_AD_B0_05_SAI2_TX_BCLK { + pinmux = <0x401f80d0 3 0x0 0 0x401f82c0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_src_boot_mode1: IOMUXC_GPIO_AD_B0_05_SRC_BOOT_MODE1 { + pinmux = <0x401f80d0 0 0x0 0 0x401f82c0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_xbar1_xbar_in17: IOMUXC_GPIO_AD_B0_05_XBAR1_XBAR_IN17 { + pinmux = <0x401f80d0 6 0x0 0 0x401f82c0>; + gpr = <0x400ac018 0x1d 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_xbar1_xbar_inout17: IOMUXC_GPIO_AD_B0_05_XBAR1_XBAR_INOUT17 { + pinmux = <0x401f80d0 6 0x0 0 0x401f82c0>; + gpr = <0x400ac018 0x1d 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_enet_rx_clk: IOMUXC_GPIO_AD_B0_06_ENET_RX_CLK { + pinmux = <0x401f80d4 2 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpio1_io06: IOMUXC_GPIO_AD_B0_06_GPIO1_IO06 { + pinmux = <0x401f80d4 5 0x0 0 0x401f82c4>; + gpr = <0x400ac068 0x6 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpio6_io06: IOMUXC_GPIO_AD_B0_06_GPIO6_IO06 { + pinmux = <0x401f80d4 5 0x0 0 0x401f82c4>; + gpr = <0x400ac068 0x6 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpt2_compare1: IOMUXC_GPIO_AD_B0_06_GPT2_COMPARE1 { + pinmux = <0x401f80d4 1 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_jtag_tms: IOMUXC_GPIO_AD_B0_06_JTAG_TMS { + pinmux = <0x401f80d4 0 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_sai2_rx_bclk: IOMUXC_GPIO_AD_B0_06_SAI2_RX_BCLK { + pinmux = <0x401f80d4 3 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_xbar1_xbar_in18: IOMUXC_GPIO_AD_B0_06_XBAR1_XBAR_IN18 { + pinmux = <0x401f80d4 6 0x0 0 0x401f82c4>; + gpr = <0x400ac018 0x1e 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_xbar1_xbar_inout18: IOMUXC_GPIO_AD_B0_06_XBAR1_XBAR_INOUT18 { + pinmux = <0x401f80d4 6 0x0 0 0x401f82c4>; + gpr = <0x400ac018 0x1e 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_enet_1588_event3_out: IOMUXC_GPIO_AD_B0_07_ENET_1588_EVENT3_OUT { + pinmux = <0x401f80d8 7 0x0 0 0x401f82c8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_enet_tx_er: IOMUXC_GPIO_AD_B0_07_ENET_TX_ER { + pinmux = <0x401f80d8 2 0x0 0 0x401f82c8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpio1_io07: IOMUXC_GPIO_AD_B0_07_GPIO1_IO07 { + pinmux = <0x401f80d8 5 0x0 0 0x401f82c8>; + gpr = <0x400ac068 0x7 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpio6_io07: IOMUXC_GPIO_AD_B0_07_GPIO6_IO07 { + pinmux = <0x401f80d8 5 0x0 0 0x401f82c8>; + gpr = <0x400ac068 0x7 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpt2_compare2: IOMUXC_GPIO_AD_B0_07_GPT2_COMPARE2 { + pinmux = <0x401f80d8 1 0x0 0 0x401f82c8>; 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+ }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_lpuart2_tx: IOMUXC_GPIO_SD_B1_11_LPUART2_TX { + pinmux = <0x401f8200 2 0x0 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_usdhc2_data7: IOMUXC_GPIO_SD_B1_11_USDHC2_DATA7 { + pinmux = <0x401f8200 0 0x0 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_snvs_onoff_src_reset_b: IOMUXC_SNVS_ONOFF_SRC_RESET_B { + pinmux = <0x0 0 0x0 0 0x400a8014>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_gpio5_io01: IOMUXC_SNVS_PMIC_ON_REQ_GPIO5_IO01 { + pinmux = <0x400a8004 5 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_snvs_pmic_on_req: IOMUXC_SNVS_PMIC_ON_REQ_SNVS_PMIC_ON_REQ { + pinmux = <0x400a8004 0 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_por_b_src_por_b: IOMUXC_SNVS_POR_B_SRC_POR_B { + pinmux = <0x0 0 0x0 0 0x400a8010>; + }; + /omit-if-no-ref/ iomuxc_snvs_test_mode_test_mode: IOMUXC_SNVS_TEST_MODE_TEST_MODE { + pinmux = <0x0 0 0x0 0 0x400a800c>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_arm_nmi: IOMUXC_SNVS_WAKEUP_ARM_NMI { + pinmux = <0x400a8000 7 0x0 0 0x400a8018>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_gpio5_io00: IOMUXC_SNVS_WAKEUP_GPIO5_IO00 { + pinmux = <0x400a8000 5 0x0 0 0x400a8018>; + }; +}; + diff --git a/dts/nxp/nxp_imx/rt/mimxrt1041xfp5b-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1041xfp5b-pinctrl.dtsi new file mode 100644 index 000000000..cfb5fec3e --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1041xfp5b-pinctrl.dtsi @@ -0,0 +1,3116 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1041XFP5B + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_enet_tx_data3: IOMUXC_GPIO_AD_B0_04_ENET_TX_DATA3 { + pinmux = <0x401f80cc 2 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio1_io04: IOMUXC_GPIO_AD_B0_04_GPIO1_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio6_io04: IOMUXC_GPIO_AD_B0_04_GPIO6_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_mqs_right: IOMUXC_GPIO_AD_B0_04_MQS_RIGHT { + pinmux = <0x401f80cc 1 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_pit_trigger0: IOMUXC_GPIO_AD_B0_04_PIT_TRIGGER0 { + pinmux = <0x401f80cc 6 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_sai2_tx_sync: IOMUXC_GPIO_AD_B0_04_SAI2_TX_SYNC { + pinmux = <0x401f80cc 3 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_src_boot_mode0: IOMUXC_GPIO_AD_B0_04_SRC_BOOT_MODE0 { + pinmux = <0x401f80cc 0 0x0 0 0x401f82bc>; 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+ gpr = <0x400ac018 0x1d 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_xbar1_xbar_inout17: IOMUXC_GPIO_AD_B0_05_XBAR1_XBAR_INOUT17 { + pinmux = <0x401f80d0 6 0x0 0 0x401f82c0>; + gpr = <0x400ac018 0x1d 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_enet_rx_clk: IOMUXC_GPIO_AD_B0_06_ENET_RX_CLK { + pinmux = <0x401f80d4 2 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpio1_io06: IOMUXC_GPIO_AD_B0_06_GPIO1_IO06 { + pinmux = <0x401f80d4 5 0x0 0 0x401f82c4>; + gpr = <0x400ac068 0x6 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpio6_io06: IOMUXC_GPIO_AD_B0_06_GPIO6_IO06 { + pinmux = <0x401f80d4 5 0x0 0 0x401f82c4>; + gpr = <0x400ac068 0x6 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpt2_compare1: IOMUXC_GPIO_AD_B0_06_GPT2_COMPARE1 { + pinmux = <0x401f80d4 1 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_jtag_tms: IOMUXC_GPIO_AD_B0_06_JTAG_TMS { + pinmux = <0x401f80d4 0 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_sai2_rx_bclk: IOMUXC_GPIO_AD_B0_06_SAI2_RX_BCLK { + pinmux = <0x401f80d4 3 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_xbar1_xbar_in18: IOMUXC_GPIO_AD_B0_06_XBAR1_XBAR_IN18 { + pinmux = <0x401f80d4 6 0x0 0 0x401f82c4>; + gpr = <0x400ac018 0x1e 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_xbar1_xbar_inout18: IOMUXC_GPIO_AD_B0_06_XBAR1_XBAR_INOUT18 { + pinmux = <0x401f80d4 6 0x0 0 0x401f82c4>; + gpr = <0x400ac018 0x1e 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_enet_1588_event3_out: IOMUXC_GPIO_AD_B0_07_ENET_1588_EVENT3_OUT { + pinmux = <0x401f80d8 7 0x0 0 0x401f82c8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_enet_tx_er: IOMUXC_GPIO_AD_B0_07_ENET_TX_ER { + pinmux = <0x401f80d8 2 0x0 0 0x401f82c8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpio1_io07: IOMUXC_GPIO_AD_B0_07_GPIO1_IO07 { + pinmux = <0x401f80d8 5 0x0 0 0x401f82c8>; + gpr = <0x400ac068 0x7 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpio6_io07: IOMUXC_GPIO_AD_B0_07_GPIO6_IO07 { + pinmux = <0x401f80d8 5 0x0 0 0x401f82c8>; + gpr = <0x400ac068 0x7 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpt2_compare2: IOMUXC_GPIO_AD_B0_07_GPT2_COMPARE2 { + pinmux = <0x401f80d8 1 0x0 0 0x401f82c8>; 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+ }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_lpuart2_tx: IOMUXC_GPIO_SD_B1_11_LPUART2_TX { + pinmux = <0x401f8200 2 0x0 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_usdhc2_data7: IOMUXC_GPIO_SD_B1_11_USDHC2_DATA7 { + pinmux = <0x401f8200 0 0x0 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_snvs_onoff_src_reset_b: IOMUXC_SNVS_ONOFF_SRC_RESET_B { + pinmux = <0x0 0 0x0 0 0x400a8014>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_gpio5_io01: IOMUXC_SNVS_PMIC_ON_REQ_GPIO5_IO01 { + pinmux = <0x400a8004 5 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_snvs_pmic_on_req: IOMUXC_SNVS_PMIC_ON_REQ_SNVS_PMIC_ON_REQ { + pinmux = <0x400a8004 0 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_por_b_src_por_b: IOMUXC_SNVS_POR_B_SRC_POR_B { + pinmux = <0x0 0 0x0 0 0x400a8010>; + }; + /omit-if-no-ref/ iomuxc_snvs_test_mode_test_mode: IOMUXC_SNVS_TEST_MODE_TEST_MODE { + pinmux = <0x0 0 0x0 0 0x400a800c>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_arm_nmi: IOMUXC_SNVS_WAKEUP_ARM_NMI { + pinmux = <0x400a8000 7 0x0 0 0x400a8018>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_enet_tx_data3: IOMUXC_GPIO_AD_B0_04_ENET_TX_DATA3 { + pinmux = <0x401f80cc 2 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio1_io04: IOMUXC_GPIO_AD_B0_04_GPIO1_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio6_io04: IOMUXC_GPIO_AD_B0_04_GPIO6_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_mqs_right: IOMUXC_GPIO_AD_B0_04_MQS_RIGHT { + pinmux = <0x401f80cc 1 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_pit_trigger0: IOMUXC_GPIO_AD_B0_04_PIT_TRIGGER0 { + pinmux = <0x401f80cc 6 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_sai2_tx_sync: IOMUXC_GPIO_AD_B0_04_SAI2_TX_SYNC { + pinmux = <0x401f80cc 3 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_src_boot_mode0: IOMUXC_GPIO_AD_B0_04_SRC_BOOT_MODE0 { + pinmux = <0x401f80cc 0 0x0 0 0x401f82bc>; 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+ gpr = <0x400ac018 0x1d 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_xbar1_xbar_inout17: IOMUXC_GPIO_AD_B0_05_XBAR1_XBAR_INOUT17 { + pinmux = <0x401f80d0 6 0x0 0 0x401f82c0>; + gpr = <0x400ac018 0x1d 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_enet_rx_clk: IOMUXC_GPIO_AD_B0_06_ENET_RX_CLK { + pinmux = <0x401f80d4 2 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpio1_io06: IOMUXC_GPIO_AD_B0_06_GPIO1_IO06 { + pinmux = <0x401f80d4 5 0x0 0 0x401f82c4>; + gpr = <0x400ac068 0x6 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpio6_io06: IOMUXC_GPIO_AD_B0_06_GPIO6_IO06 { + pinmux = <0x401f80d4 5 0x0 0 0x401f82c4>; + gpr = <0x400ac068 0x6 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpt2_compare1: IOMUXC_GPIO_AD_B0_06_GPT2_COMPARE1 { + pinmux = <0x401f80d4 1 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_jtag_tms: IOMUXC_GPIO_AD_B0_06_JTAG_TMS { + pinmux = <0x401f80d4 0 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_sai2_rx_bclk: IOMUXC_GPIO_AD_B0_06_SAI2_RX_BCLK { + pinmux = <0x401f80d4 3 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_xbar1_xbar_in18: IOMUXC_GPIO_AD_B0_06_XBAR1_XBAR_IN18 { + pinmux = <0x401f80d4 6 0x0 0 0x401f82c4>; + gpr = <0x400ac018 0x1e 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_xbar1_xbar_inout18: IOMUXC_GPIO_AD_B0_06_XBAR1_XBAR_INOUT18 { + pinmux = <0x401f80d4 6 0x0 0 0x401f82c4>; + gpr = <0x400ac018 0x1e 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_enet_1588_event3_out: IOMUXC_GPIO_AD_B0_07_ENET_1588_EVENT3_OUT { + pinmux = <0x401f80d8 7 0x0 0 0x401f82c8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_enet_tx_er: IOMUXC_GPIO_AD_B0_07_ENET_TX_ER { + pinmux = <0x401f80d8 2 0x0 0 0x401f82c8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpio1_io07: IOMUXC_GPIO_AD_B0_07_GPIO1_IO07 { + pinmux = <0x401f80d8 5 0x0 0 0x401f82c8>; + gpr = <0x400ac068 0x7 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpio6_io07: IOMUXC_GPIO_AD_B0_07_GPIO6_IO07 { + pinmux = <0x401f80d8 5 0x0 0 0x401f82c8>; + gpr = <0x400ac068 0x7 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpt2_compare2: IOMUXC_GPIO_AD_B0_07_GPT2_COMPARE2 { + pinmux = <0x401f80d8 1 0x0 0 0x401f82c8>; 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+ }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_lpuart2_tx: IOMUXC_GPIO_SD_B1_11_LPUART2_TX { + pinmux = <0x401f8200 2 0x0 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_usdhc2_data7: IOMUXC_GPIO_SD_B1_11_USDHC2_DATA7 { + pinmux = <0x401f8200 0 0x0 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_snvs_onoff_src_reset_b: IOMUXC_SNVS_ONOFF_SRC_RESET_B { + pinmux = <0x0 0 0x0 0 0x400a8014>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_gpio5_io01: IOMUXC_SNVS_PMIC_ON_REQ_GPIO5_IO01 { + pinmux = <0x400a8004 5 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_snvs_pmic_on_req: IOMUXC_SNVS_PMIC_ON_REQ_SNVS_PMIC_ON_REQ { + pinmux = <0x400a8004 0 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_por_b_src_por_b: IOMUXC_SNVS_POR_B_SRC_POR_B { + pinmux = <0x0 0 0x0 0 0x400a8010>; + }; + /omit-if-no-ref/ iomuxc_snvs_test_mode_test_mode: IOMUXC_SNVS_TEST_MODE_TEST_MODE { + pinmux = <0x0 0 0x0 0 0x400a800c>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_arm_nmi: IOMUXC_SNVS_WAKEUP_ARM_NMI { + pinmux = <0x400a8000 7 0x0 0 0x400a8018>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_gpio5_io00: IOMUXC_SNVS_WAKEUP_GPIO5_IO00 { + pinmux = <0x400a8000 5 0x0 0 0x400a8018>; + }; +}; + diff --git a/dts/nxp/nxp_imx/rt/mimxrt1042djm6b-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1042djm6b-pinctrl.dtsi new file mode 100644 index 000000000..ba6ad70cb --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1042djm6b-pinctrl.dtsi @@ -0,0 +1,3200 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1042DJM6B + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_enet_tx_data3: IOMUXC_GPIO_AD_B0_04_ENET_TX_DATA3 { + pinmux = <0x401f80cc 2 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio1_io04: IOMUXC_GPIO_AD_B0_04_GPIO1_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio6_io04: IOMUXC_GPIO_AD_B0_04_GPIO6_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_mqs_right: IOMUXC_GPIO_AD_B0_04_MQS_RIGHT { + pinmux = <0x401f80cc 1 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_pit_trigger0: IOMUXC_GPIO_AD_B0_04_PIT_TRIGGER0 { + pinmux = <0x401f80cc 6 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_sai2_tx_sync: IOMUXC_GPIO_AD_B0_04_SAI2_TX_SYNC { + pinmux = <0x401f80cc 3 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_src_boot_mode0: IOMUXC_GPIO_AD_B0_04_SRC_BOOT_MODE0 { + pinmux = <0x401f80cc 0 0x0 0 0x401f82bc>; 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+ gpr = <0x400ac018 0x1d 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_xbar1_xbar_inout17: IOMUXC_GPIO_AD_B0_05_XBAR1_XBAR_INOUT17 { + pinmux = <0x401f80d0 6 0x0 0 0x401f82c0>; + gpr = <0x400ac018 0x1d 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_enet_rx_clk: IOMUXC_GPIO_AD_B0_06_ENET_RX_CLK { + pinmux = <0x401f80d4 2 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpio1_io06: IOMUXC_GPIO_AD_B0_06_GPIO1_IO06 { + pinmux = <0x401f80d4 5 0x0 0 0x401f82c4>; + gpr = <0x400ac068 0x6 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpio6_io06: IOMUXC_GPIO_AD_B0_06_GPIO6_IO06 { + pinmux = <0x401f80d4 5 0x0 0 0x401f82c4>; + gpr = <0x400ac068 0x6 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpt2_compare1: IOMUXC_GPIO_AD_B0_06_GPT2_COMPARE1 { + pinmux = <0x401f80d4 1 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_jtag_tms: IOMUXC_GPIO_AD_B0_06_JTAG_TMS { + pinmux = <0x401f80d4 0 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_sai2_rx_bclk: IOMUXC_GPIO_AD_B0_06_SAI2_RX_BCLK { + pinmux = <0x401f80d4 3 0x0 0 0x401f82c4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_xbar1_xbar_in18: IOMUXC_GPIO_AD_B0_06_XBAR1_XBAR_IN18 { + pinmux = <0x401f80d4 6 0x0 0 0x401f82c4>; + gpr = <0x400ac018 0x1e 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_xbar1_xbar_inout18: IOMUXC_GPIO_AD_B0_06_XBAR1_XBAR_INOUT18 { + pinmux = <0x401f80d4 6 0x0 0 0x401f82c4>; + gpr = <0x400ac018 0x1e 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_enet_1588_event3_out: IOMUXC_GPIO_AD_B0_07_ENET_1588_EVENT3_OUT { + pinmux = <0x401f80d8 7 0x0 0 0x401f82c8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_enet_tx_er: IOMUXC_GPIO_AD_B0_07_ENET_TX_ER { + pinmux = <0x401f80d8 2 0x0 0 0x401f82c8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpio1_io07: IOMUXC_GPIO_AD_B0_07_GPIO1_IO07 { + pinmux = <0x401f80d8 5 0x0 0 0x401f82c8>; + gpr = <0x400ac068 0x7 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpio6_io07: IOMUXC_GPIO_AD_B0_07_GPIO6_IO07 { + pinmux = <0x401f80d8 5 0x0 0 0x401f82c8>; + gpr = <0x400ac068 0x7 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpt2_compare2: IOMUXC_GPIO_AD_B0_07_GPT2_COMPARE2 { + pinmux = <0x401f80d8 1 0x0 0 0x401f82c8>; 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+ }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_flexspi_a_data1: IOMUXC_GPIO_SD_B1_09_FLEXSPI_A_DATA1 { + pinmux = <0x401f81f8 1 0x0 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_gpio3_io09: IOMUXC_GPIO_SD_B1_09_GPIO3_IO09 { + pinmux = <0x401f81f8 5 0x0 0 0x401f83e8>; + gpr = <0x400ac070 0x9 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_gpio8_io09: IOMUXC_GPIO_SD_B1_09_GPIO8_IO09 { + pinmux = <0x401f81f8 5 0x0 0 0x401f83e8>; + gpr = <0x400ac070 0x9 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_lpspi2_sdi: IOMUXC_GPIO_SD_B1_09_LPSPI2_SDI { + pinmux = <0x401f81f8 4 0x0 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_lpuart7_rx: IOMUXC_GPIO_SD_B1_09_LPUART7_RX { + pinmux = <0x401f81f8 2 0x0 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_sai1_tx_sync: IOMUXC_GPIO_SD_B1_09_SAI1_TX_SYNC { + pinmux = <0x401f81f8 3 0x0 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_usdhc2_data5: IOMUXC_GPIO_SD_B1_09_USDHC2_DATA5 { + pinmux = <0x401f81f8 0 0x0 0 0x401f83e8>; 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+ }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_flexspi_a_data3: IOMUXC_GPIO_SD_B1_11_FLEXSPI_A_DATA3 { + pinmux = <0x401f8200 1 0x0 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_gpio3_io11: IOMUXC_GPIO_SD_B1_11_GPIO3_IO11 { + pinmux = <0x401f8200 5 0x0 0 0x401f83f0>; + gpr = <0x400ac070 0xb 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_gpio8_io11: IOMUXC_GPIO_SD_B1_11_GPIO8_IO11 { + pinmux = <0x401f8200 5 0x0 0 0x401f83f0>; + gpr = <0x400ac070 0xb 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_lpi2c2_scl: IOMUXC_GPIO_SD_B1_11_LPI2C2_SCL { + pinmux = <0x401f8200 3 0x0 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_lpspi2_pcs3: IOMUXC_GPIO_SD_B1_11_LPSPI2_PCS3 { + pinmux = <0x401f8200 4 0x0 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_lpuart2_tx: IOMUXC_GPIO_SD_B1_11_LPUART2_TX { + pinmux = <0x401f8200 2 0x0 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_usdhc2_data7: IOMUXC_GPIO_SD_B1_11_USDHC2_DATA7 { + pinmux = <0x401f8200 0 0x0 0 0x401f83f0>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_acmp1_in4: IOMUXC_GPIO_AD_B0_00_ACMP1_IN4 { + pinmux = <0x401f80bc 5 0x0 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_flexpwm2_pwma3: IOMUXC_GPIO_AD_B0_00_FLEXPWM2_PWMA3 { + pinmux = <0x401f80bc 0 0x401f8474 2 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpio1_io00: IOMUXC_GPIO_AD_B0_00_GPIO1_IO00 { + pinmux = <0x401f80bc 5 0x0 0 0x401f82ac>; + gpr = <0x400ac068 0x0 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpio6_io00: IOMUXC_GPIO_AD_B0_00_GPIO6_IO00 { + pinmux = <0x401f80bc 5 0x0 0 0x401f82ac>; + gpr = <0x400ac068 0x0 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_lpi2c1_scls: IOMUXC_GPIO_AD_B0_00_LPI2C1_SCLS { + pinmux = <0x401f80bc 4 0x0 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_lpspi3_sck: IOMUXC_GPIO_AD_B0_00_LPSPI3_SCK { + pinmux = <0x401f80bc 7 0x401f8510 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_ref_32k_out: IOMUXC_GPIO_AD_B0_00_REF_32K_OUT { + pinmux = <0x401f80bc 2 0x0 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_usb_otg2_id: IOMUXC_GPIO_AD_B0_00_USB_OTG2_ID { + pinmux = <0x401f80bc 3 0x401f83f8 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_usdhc1_reset_b: IOMUXC_GPIO_AD_B0_00_USDHC1_RESET_B { + pinmux = <0x401f80bc 6 0x0 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_xbar1_xbar_in14: IOMUXC_GPIO_AD_B0_00_XBAR1_XBAR_IN14 { + pinmux = <0x401f80bc 1 0x401f8644 0 0x401f82ac>; + gpr = <0x400ac018 0x1a 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_xbar1_xbar_inout14: IOMUXC_GPIO_AD_B0_00_XBAR1_XBAR_INOUT14 { + pinmux = <0x401f80bc 1 0x401f8644 0 0x401f82ac>; + gpr = <0x400ac018 0x1a 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_acmp2_in4: IOMUXC_GPIO_AD_B0_01_ACMP2_IN4 { + pinmux = <0x401f80c0 5 0x0 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_ewm_out_b: IOMUXC_GPIO_AD_B0_01_EWM_OUT_B { + pinmux = <0x401f80c0 6 0x0 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_flexpwm2_pwmb3: IOMUXC_GPIO_AD_B0_01_FLEXPWM2_PWMB3 { + pinmux = <0x401f80c0 0 0x401f8484 2 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpio1_io01: IOMUXC_GPIO_AD_B0_01_GPIO1_IO01 { + pinmux = <0x401f80c0 5 0x0 0 0x401f82b0>; + gpr = <0x400ac068 0x1 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpio6_io01: IOMUXC_GPIO_AD_B0_01_GPIO6_IO01 { + pinmux = <0x401f80c0 5 0x0 0 0x401f82b0>; + gpr = <0x400ac068 0x1 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_lpi2c1_sdas: IOMUXC_GPIO_AD_B0_01_LPI2C1_SDAS { + pinmux = <0x401f80c0 4 0x0 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_lpspi3_sdo: IOMUXC_GPIO_AD_B0_01_LPSPI3_SDO { + pinmux = <0x401f80c0 7 0x401f8518 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_ref_24m_out: IOMUXC_GPIO_AD_B0_01_REF_24M_OUT { + pinmux = <0x401f80c0 2 0x0 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_usb_otg1_id: IOMUXC_GPIO_AD_B0_01_USB_OTG1_ID { + pinmux = <0x401f80c0 3 0x401f83f4 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_xbar1_xbar_in15: IOMUXC_GPIO_AD_B0_01_XBAR1_XBAR_IN15 { + pinmux = <0x401f80c0 1 0x401f8648 0 0x401f82b0>; + gpr = <0x400ac018 0x1b 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_xbar1_xbar_inout15: IOMUXC_GPIO_AD_B0_01_XBAR1_XBAR_INOUT15 { + pinmux = <0x401f80c0 1 0x401f8648 0 0x401f82b0>; + gpr = <0x400ac018 0x1b 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_acmp3_in4: IOMUXC_GPIO_AD_B0_02_ACMP3_IN4 { + pinmux = <0x401f80c4 5 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_flexcan2_tx: IOMUXC_GPIO_AD_B0_02_FLEXCAN2_TX { + pinmux = <0x401f80c4 0 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_flexpwm1_pwmx0: IOMUXC_GPIO_AD_B0_02_FLEXPWM1_PWMX0 { + pinmux = <0x401f80c4 4 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpio1_io02: IOMUXC_GPIO_AD_B0_02_GPIO1_IO02 { + pinmux = <0x401f80c4 5 0x0 0 0x401f82b4>; + gpr = <0x400ac068 0x2 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpio6_io02: IOMUXC_GPIO_AD_B0_02_GPIO6_IO02 { + pinmux = <0x401f80c4 5 0x0 0 0x401f82b4>; + gpr = <0x400ac068 0x2 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_lpi2c1_hreq: IOMUXC_GPIO_AD_B0_02_LPI2C1_HREQ { + pinmux = <0x401f80c4 6 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_lpspi3_sdi: IOMUXC_GPIO_AD_B0_02_LPSPI3_SDI { + pinmux = <0x401f80c4 7 0x401f8514 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_lpuart6_tx: IOMUXC_GPIO_AD_B0_02_LPUART6_TX { + pinmux = <0x401f80c4 2 0x401f8554 1 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_usb_otg1_pwr: IOMUXC_GPIO_AD_B0_02_USB_OTG1_PWR { + pinmux = <0x401f80c4 3 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_xbar1_xbar_in16: IOMUXC_GPIO_AD_B0_02_XBAR1_XBAR_IN16 { + pinmux = <0x401f80c4 1 0x401f864c 0 0x401f82b4>; + gpr = <0x400ac018 0x1c 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_xbar1_xbar_inout16: IOMUXC_GPIO_AD_B0_02_XBAR1_XBAR_INOUT16 { + pinmux = <0x401f80c4 1 0x401f864c 0 0x401f82b4>; + gpr = <0x400ac018 0x1c 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_acmp4_in4: IOMUXC_GPIO_AD_B0_03_ACMP4_IN4 { + pinmux = <0x401f80c8 5 0x0 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_flexcan2_rx: IOMUXC_GPIO_AD_B0_03_FLEXCAN2_RX { + pinmux = <0x401f80c8 0 0x401f8450 1 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_flexpwm1_pwmx1: IOMUXC_GPIO_AD_B0_03_FLEXPWM1_PWMX1 { + pinmux = <0x401f80c8 4 0x0 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_gpio1_io03: IOMUXC_GPIO_AD_B0_03_GPIO1_IO03 { + pinmux = <0x401f80c8 5 0x0 0 0x401f82b8>; + gpr = <0x400ac068 0x3 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_gpio6_io03: IOMUXC_GPIO_AD_B0_03_GPIO6_IO03 { + pinmux = <0x401f80c8 5 0x0 0 0x401f82b8>; + gpr = <0x400ac068 0x3 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_lpspi3_pcs0: IOMUXC_GPIO_AD_B0_03_LPSPI3_PCS0 { + pinmux = <0x401f80c8 7 0x401f850c 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_lpuart6_rx: IOMUXC_GPIO_AD_B0_03_LPUART6_RX { + pinmux = <0x401f80c8 2 0x401f8550 1 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_ref_24m_out: IOMUXC_GPIO_AD_B0_03_REF_24M_OUT { + pinmux = <0x401f80c8 6 0x0 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usb_otg1_oc: IOMUXC_GPIO_AD_B0_03_USB_OTG1_OC { + pinmux = <0x401f80c8 3 0x401f85d0 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_xbar1_xbar_in17: IOMUXC_GPIO_AD_B0_03_XBAR1_XBAR_IN17 { + pinmux = <0x401f80c8 1 0x401f862c 1 0x401f82b8>; + gpr = <0x400ac018 0x1d 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_xbar1_xbar_inout17: IOMUXC_GPIO_AD_B0_03_XBAR1_XBAR_INOUT17 { + pinmux = <0x401f80c8 1 0x401f862c 1 0x401f82b8>; + gpr = <0x400ac018 0x1d 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_csi_data09: IOMUXC_GPIO_AD_B0_04_CSI_DATA09 { + pinmux = <0x401f80cc 4 0x401f841c 1 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_enet_tx_data3: IOMUXC_GPIO_AD_B0_04_ENET_TX_DATA3 { + pinmux = <0x401f80cc 2 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio1_io04: IOMUXC_GPIO_AD_B0_04_GPIO1_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio6_io04: IOMUXC_GPIO_AD_B0_04_GPIO6_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_lpspi3_pcs1: IOMUXC_GPIO_AD_B0_04_LPSPI3_PCS1 { + pinmux = <0x401f80cc 7 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_mqs_right: IOMUXC_GPIO_AD_B0_04_MQS_RIGHT { + pinmux = <0x401f80cc 1 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_pit_trigger0: IOMUXC_GPIO_AD_B0_04_PIT_TRIGGER0 { + pinmux = <0x401f80cc 6 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_sai2_tx_sync: IOMUXC_GPIO_AD_B0_04_SAI2_TX_SYNC { + pinmux = <0x401f80cc 3 0x401f85c4 1 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_src_boot_mode0: IOMUXC_GPIO_AD_B0_04_SRC_BOOT_MODE0 { + pinmux = <0x401f80cc 0 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_csi_data08: IOMUXC_GPIO_AD_B0_05_CSI_DATA08 { + pinmux = <0x401f80d0 4 0x401f8418 1 0x401f82c0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_enet_tx_data2: IOMUXC_GPIO_AD_B0_05_ENET_TX_DATA2 { + pinmux = <0x401f80d0 2 0x0 0 0x401f82c0>; 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+ }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_flexspi_a_data1: IOMUXC_GPIO_SD_B1_09_FLEXSPI_A_DATA1 { + pinmux = <0x401f81f8 1 0x401f84ac 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_gpio3_io09: IOMUXC_GPIO_SD_B1_09_GPIO3_IO09 { + pinmux = <0x401f81f8 5 0x0 0 0x401f83e8>; + gpr = <0x400ac070 0x9 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_gpio8_io09: IOMUXC_GPIO_SD_B1_09_GPIO8_IO09 { + pinmux = <0x401f81f8 5 0x0 0 0x401f83e8>; + gpr = <0x400ac070 0x9 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_lpspi2_sdi: IOMUXC_GPIO_SD_B1_09_LPSPI2_SDI { + pinmux = <0x401f81f8 4 0x401f8504 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_lpuart7_rx: IOMUXC_GPIO_SD_B1_09_LPUART7_RX { + pinmux = <0x401f81f8 2 0x401f8558 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_sai1_tx_sync: IOMUXC_GPIO_SD_B1_09_SAI1_TX_SYNC { + pinmux = <0x401f81f8 3 0x401f85ac 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_usdhc2_data5: IOMUXC_GPIO_SD_B1_09_USDHC2_DATA5 { + pinmux = <0x401f81f8 0 0x401f85fc 0 0x401f83e8>; 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+ }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_gpio5_io00: IOMUXC_SNVS_WAKEUP_GPIO5_IO00 { + pinmux = <0x400a8000 5 0x0 0 0x400a8018>; + }; +}; + diff --git a/dts/nxp/nxp_imx/rt/mimxrt1064cvl5b-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1064cvl5b-pinctrl.dtsi new file mode 100644 index 000000000..451006b1b --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1064cvl5b-pinctrl.dtsi @@ -0,0 +1,3925 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1064CVL5B + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_acmp1_in4: IOMUXC_GPIO_AD_B0_00_ACMP1_IN4 { + pinmux = <0x401f80bc 5 0x0 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_flexpwm2_pwma3: IOMUXC_GPIO_AD_B0_00_FLEXPWM2_PWMA3 { + pinmux = <0x401f80bc 0 0x401f8474 2 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpio1_io00: IOMUXC_GPIO_AD_B0_00_GPIO1_IO00 { + pinmux = <0x401f80bc 5 0x0 0 0x401f82ac>; + gpr = <0x400ac068 0x0 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpio6_io00: IOMUXC_GPIO_AD_B0_00_GPIO6_IO00 { + pinmux = <0x401f80bc 5 0x0 0 0x401f82ac>; + gpr = <0x400ac068 0x0 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_lpi2c1_scls: IOMUXC_GPIO_AD_B0_00_LPI2C1_SCLS { + pinmux = <0x401f80bc 4 0x0 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_lpspi3_sck: IOMUXC_GPIO_AD_B0_00_LPSPI3_SCK { + pinmux = <0x401f80bc 7 0x401f8510 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_ref_32k_out: IOMUXC_GPIO_AD_B0_00_REF_32K_OUT { + pinmux = <0x401f80bc 2 0x0 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_usb_otg2_id: IOMUXC_GPIO_AD_B0_00_USB_OTG2_ID { + pinmux = <0x401f80bc 3 0x401f83f8 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_usdhc1_reset_b: IOMUXC_GPIO_AD_B0_00_USDHC1_RESET_B { + pinmux = <0x401f80bc 6 0x0 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_xbar1_xbar_in14: IOMUXC_GPIO_AD_B0_00_XBAR1_XBAR_IN14 { + pinmux = <0x401f80bc 1 0x401f8644 0 0x401f82ac>; + gpr = <0x400ac018 0x1a 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_xbar1_xbar_inout14: IOMUXC_GPIO_AD_B0_00_XBAR1_XBAR_INOUT14 { + pinmux = <0x401f80bc 1 0x401f8644 0 0x401f82ac>; + gpr = <0x400ac018 0x1a 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_acmp2_in4: IOMUXC_GPIO_AD_B0_01_ACMP2_IN4 { + pinmux = <0x401f80c0 5 0x0 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_ewm_out_b: IOMUXC_GPIO_AD_B0_01_EWM_OUT_B { + pinmux = <0x401f80c0 6 0x0 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_flexpwm2_pwmb3: IOMUXC_GPIO_AD_B0_01_FLEXPWM2_PWMB3 { + pinmux = <0x401f80c0 0 0x401f8484 2 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpio1_io01: IOMUXC_GPIO_AD_B0_01_GPIO1_IO01 { + pinmux = <0x401f80c0 5 0x0 0 0x401f82b0>; + gpr = <0x400ac068 0x1 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpio6_io01: IOMUXC_GPIO_AD_B0_01_GPIO6_IO01 { + pinmux = <0x401f80c0 5 0x0 0 0x401f82b0>; + gpr = <0x400ac068 0x1 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_lpi2c1_sdas: IOMUXC_GPIO_AD_B0_01_LPI2C1_SDAS { + pinmux = <0x401f80c0 4 0x0 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_lpspi3_sdo: IOMUXC_GPIO_AD_B0_01_LPSPI3_SDO { + pinmux = <0x401f80c0 7 0x401f8518 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_ref_24m_out: IOMUXC_GPIO_AD_B0_01_REF_24M_OUT { + pinmux = <0x401f80c0 2 0x0 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_usb_otg1_id: IOMUXC_GPIO_AD_B0_01_USB_OTG1_ID { + pinmux = <0x401f80c0 3 0x401f83f4 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_xbar1_xbar_in15: IOMUXC_GPIO_AD_B0_01_XBAR1_XBAR_IN15 { + pinmux = <0x401f80c0 1 0x401f8648 0 0x401f82b0>; + gpr = <0x400ac018 0x1b 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_xbar1_xbar_inout15: IOMUXC_GPIO_AD_B0_01_XBAR1_XBAR_INOUT15 { + pinmux = <0x401f80c0 1 0x401f8648 0 0x401f82b0>; + gpr = <0x400ac018 0x1b 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_acmp3_in4: IOMUXC_GPIO_AD_B0_02_ACMP3_IN4 { + pinmux = <0x401f80c4 5 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_flexcan2_tx: IOMUXC_GPIO_AD_B0_02_FLEXCAN2_TX { + pinmux = <0x401f80c4 0 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_flexpwm1_pwmx0: IOMUXC_GPIO_AD_B0_02_FLEXPWM1_PWMX0 { + pinmux = <0x401f80c4 4 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpio1_io02: IOMUXC_GPIO_AD_B0_02_GPIO1_IO02 { + pinmux = <0x401f80c4 5 0x0 0 0x401f82b4>; + gpr = <0x400ac068 0x2 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpio6_io02: IOMUXC_GPIO_AD_B0_02_GPIO6_IO02 { + pinmux = <0x401f80c4 5 0x0 0 0x401f82b4>; + gpr = <0x400ac068 0x2 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_lpi2c1_hreq: IOMUXC_GPIO_AD_B0_02_LPI2C1_HREQ { + pinmux = <0x401f80c4 6 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_lpspi3_sdi: IOMUXC_GPIO_AD_B0_02_LPSPI3_SDI { + pinmux = <0x401f80c4 7 0x401f8514 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_lpuart6_tx: IOMUXC_GPIO_AD_B0_02_LPUART6_TX { + pinmux = <0x401f80c4 2 0x401f8554 1 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_usb_otg1_pwr: IOMUXC_GPIO_AD_B0_02_USB_OTG1_PWR { + pinmux = <0x401f80c4 3 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_xbar1_xbar_in16: IOMUXC_GPIO_AD_B0_02_XBAR1_XBAR_IN16 { + pinmux = <0x401f80c4 1 0x401f864c 0 0x401f82b4>; + gpr = <0x400ac018 0x1c 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_xbar1_xbar_inout16: IOMUXC_GPIO_AD_B0_02_XBAR1_XBAR_INOUT16 { + pinmux = <0x401f80c4 1 0x401f864c 0 0x401f82b4>; + gpr = <0x400ac018 0x1c 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_acmp4_in4: IOMUXC_GPIO_AD_B0_03_ACMP4_IN4 { + pinmux = <0x401f80c8 5 0x0 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_flexcan2_rx: IOMUXC_GPIO_AD_B0_03_FLEXCAN2_RX { + pinmux = <0x401f80c8 0 0x401f8450 1 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_flexpwm1_pwmx1: IOMUXC_GPIO_AD_B0_03_FLEXPWM1_PWMX1 { + pinmux = <0x401f80c8 4 0x0 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_gpio1_io03: IOMUXC_GPIO_AD_B0_03_GPIO1_IO03 { + pinmux = <0x401f80c8 5 0x0 0 0x401f82b8>; + gpr = <0x400ac068 0x3 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_gpio6_io03: IOMUXC_GPIO_AD_B0_03_GPIO6_IO03 { + pinmux = <0x401f80c8 5 0x0 0 0x401f82b8>; + gpr = <0x400ac068 0x3 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_lpspi3_pcs0: IOMUXC_GPIO_AD_B0_03_LPSPI3_PCS0 { + pinmux = <0x401f80c8 7 0x401f850c 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_lpuart6_rx: IOMUXC_GPIO_AD_B0_03_LPUART6_RX { + pinmux = <0x401f80c8 2 0x401f8550 1 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_ref_24m_out: IOMUXC_GPIO_AD_B0_03_REF_24M_OUT { + pinmux = <0x401f80c8 6 0x0 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usb_otg1_oc: IOMUXC_GPIO_AD_B0_03_USB_OTG1_OC { + pinmux = <0x401f80c8 3 0x401f85d0 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_xbar1_xbar_in17: IOMUXC_GPIO_AD_B0_03_XBAR1_XBAR_IN17 { + pinmux = <0x401f80c8 1 0x401f862c 1 0x401f82b8>; + gpr = <0x400ac018 0x1d 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_xbar1_xbar_inout17: IOMUXC_GPIO_AD_B0_03_XBAR1_XBAR_INOUT17 { + pinmux = <0x401f80c8 1 0x401f862c 1 0x401f82b8>; + gpr = <0x400ac018 0x1d 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_csi_data09: IOMUXC_GPIO_AD_B0_04_CSI_DATA09 { + pinmux = <0x401f80cc 4 0x401f841c 1 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_enet_tx_data3: IOMUXC_GPIO_AD_B0_04_ENET_TX_DATA3 { + pinmux = <0x401f80cc 2 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio1_io04: IOMUXC_GPIO_AD_B0_04_GPIO1_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio6_io04: IOMUXC_GPIO_AD_B0_04_GPIO6_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_lpspi3_pcs1: IOMUXC_GPIO_AD_B0_04_LPSPI3_PCS1 { + pinmux = <0x401f80cc 7 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_mqs_right: IOMUXC_GPIO_AD_B0_04_MQS_RIGHT { + pinmux = <0x401f80cc 1 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_pit_trigger0: IOMUXC_GPIO_AD_B0_04_PIT_TRIGGER0 { + pinmux = <0x401f80cc 6 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_sai2_tx_sync: IOMUXC_GPIO_AD_B0_04_SAI2_TX_SYNC { + pinmux = <0x401f80cc 3 0x401f85c4 1 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_src_boot_mode0: IOMUXC_GPIO_AD_B0_04_SRC_BOOT_MODE0 { + pinmux = <0x401f80cc 0 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_csi_data08: IOMUXC_GPIO_AD_B0_05_CSI_DATA08 { + pinmux = <0x401f80d0 4 0x401f8418 1 0x401f82c0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_enet_tx_data2: IOMUXC_GPIO_AD_B0_05_ENET_TX_DATA2 { + pinmux = <0x401f80d0 2 0x0 0 0x401f82c0>; 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+ }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_flexspi_a_data1: IOMUXC_GPIO_SD_B1_09_FLEXSPI_A_DATA1 { + pinmux = <0x401f81f8 1 0x401f84ac 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_gpio3_io09: IOMUXC_GPIO_SD_B1_09_GPIO3_IO09 { + pinmux = <0x401f81f8 5 0x0 0 0x401f83e8>; + gpr = <0x400ac070 0x9 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_gpio8_io09: IOMUXC_GPIO_SD_B1_09_GPIO8_IO09 { + pinmux = <0x401f81f8 5 0x0 0 0x401f83e8>; + gpr = <0x400ac070 0x9 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_lpspi2_sdi: IOMUXC_GPIO_SD_B1_09_LPSPI2_SDI { + pinmux = <0x401f81f8 4 0x401f8504 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_lpuart7_rx: IOMUXC_GPIO_SD_B1_09_LPUART7_RX { + pinmux = <0x401f81f8 2 0x401f8558 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_sai1_tx_sync: IOMUXC_GPIO_SD_B1_09_SAI1_TX_SYNC { + pinmux = <0x401f81f8 3 0x401f85ac 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_usdhc2_data5: IOMUXC_GPIO_SD_B1_09_USDHC2_DATA5 { + pinmux = <0x401f81f8 0 0x401f85fc 0 0x401f83e8>; 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+ }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_gpio5_io00: IOMUXC_SNVS_WAKEUP_GPIO5_IO00 { + pinmux = <0x400a8000 5 0x0 0 0x400a8018>; + }; +}; + diff --git a/dts/nxp/nxp_imx/rt/mimxrt1064dvj6b-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1064dvj6b-pinctrl.dtsi new file mode 100644 index 000000000..9717c5e9b --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1064dvj6b-pinctrl.dtsi @@ -0,0 +1,3925 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1064DVJ6B + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_acmp1_in4: IOMUXC_GPIO_AD_B0_00_ACMP1_IN4 { + pinmux = <0x401f80bc 5 0x0 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_flexpwm2_pwma3: IOMUXC_GPIO_AD_B0_00_FLEXPWM2_PWMA3 { + pinmux = <0x401f80bc 0 0x401f8474 2 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpio1_io00: IOMUXC_GPIO_AD_B0_00_GPIO1_IO00 { + pinmux = <0x401f80bc 5 0x0 0 0x401f82ac>; + gpr = <0x400ac068 0x0 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpio6_io00: IOMUXC_GPIO_AD_B0_00_GPIO6_IO00 { + pinmux = <0x401f80bc 5 0x0 0 0x401f82ac>; + gpr = <0x400ac068 0x0 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_lpi2c1_scls: IOMUXC_GPIO_AD_B0_00_LPI2C1_SCLS { + pinmux = <0x401f80bc 4 0x0 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_lpspi3_sck: IOMUXC_GPIO_AD_B0_00_LPSPI3_SCK { + pinmux = <0x401f80bc 7 0x401f8510 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_ref_32k_out: IOMUXC_GPIO_AD_B0_00_REF_32K_OUT { + pinmux = <0x401f80bc 2 0x0 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_usb_otg2_id: IOMUXC_GPIO_AD_B0_00_USB_OTG2_ID { + pinmux = <0x401f80bc 3 0x401f83f8 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_usdhc1_reset_b: IOMUXC_GPIO_AD_B0_00_USDHC1_RESET_B { + pinmux = <0x401f80bc 6 0x0 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_xbar1_xbar_in14: IOMUXC_GPIO_AD_B0_00_XBAR1_XBAR_IN14 { + pinmux = <0x401f80bc 1 0x401f8644 0 0x401f82ac>; + gpr = <0x400ac018 0x1a 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_xbar1_xbar_inout14: IOMUXC_GPIO_AD_B0_00_XBAR1_XBAR_INOUT14 { + pinmux = <0x401f80bc 1 0x401f8644 0 0x401f82ac>; + gpr = <0x400ac018 0x1a 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_acmp2_in4: IOMUXC_GPIO_AD_B0_01_ACMP2_IN4 { + pinmux = <0x401f80c0 5 0x0 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_ewm_out_b: IOMUXC_GPIO_AD_B0_01_EWM_OUT_B { + pinmux = <0x401f80c0 6 0x0 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_flexpwm2_pwmb3: IOMUXC_GPIO_AD_B0_01_FLEXPWM2_PWMB3 { + pinmux = <0x401f80c0 0 0x401f8484 2 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpio1_io01: IOMUXC_GPIO_AD_B0_01_GPIO1_IO01 { + pinmux = <0x401f80c0 5 0x0 0 0x401f82b0>; + gpr = <0x400ac068 0x1 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpio6_io01: IOMUXC_GPIO_AD_B0_01_GPIO6_IO01 { + pinmux = <0x401f80c0 5 0x0 0 0x401f82b0>; + gpr = <0x400ac068 0x1 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_lpi2c1_sdas: IOMUXC_GPIO_AD_B0_01_LPI2C1_SDAS { + pinmux = <0x401f80c0 4 0x0 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_lpspi3_sdo: IOMUXC_GPIO_AD_B0_01_LPSPI3_SDO { + pinmux = <0x401f80c0 7 0x401f8518 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_ref_24m_out: IOMUXC_GPIO_AD_B0_01_REF_24M_OUT { + pinmux = <0x401f80c0 2 0x0 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_usb_otg1_id: IOMUXC_GPIO_AD_B0_01_USB_OTG1_ID { + pinmux = <0x401f80c0 3 0x401f83f4 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_xbar1_xbar_in15: IOMUXC_GPIO_AD_B0_01_XBAR1_XBAR_IN15 { + pinmux = <0x401f80c0 1 0x401f8648 0 0x401f82b0>; + gpr = <0x400ac018 0x1b 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_xbar1_xbar_inout15: IOMUXC_GPIO_AD_B0_01_XBAR1_XBAR_INOUT15 { + pinmux = <0x401f80c0 1 0x401f8648 0 0x401f82b0>; + gpr = <0x400ac018 0x1b 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_acmp3_in4: IOMUXC_GPIO_AD_B0_02_ACMP3_IN4 { + pinmux = <0x401f80c4 5 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_flexcan2_tx: IOMUXC_GPIO_AD_B0_02_FLEXCAN2_TX { + pinmux = <0x401f80c4 0 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_flexpwm1_pwmx0: IOMUXC_GPIO_AD_B0_02_FLEXPWM1_PWMX0 { + pinmux = <0x401f80c4 4 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpio1_io02: IOMUXC_GPIO_AD_B0_02_GPIO1_IO02 { + pinmux = <0x401f80c4 5 0x0 0 0x401f82b4>; + gpr = <0x400ac068 0x2 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpio6_io02: IOMUXC_GPIO_AD_B0_02_GPIO6_IO02 { + pinmux = <0x401f80c4 5 0x0 0 0x401f82b4>; + gpr = <0x400ac068 0x2 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_lpi2c1_hreq: IOMUXC_GPIO_AD_B0_02_LPI2C1_HREQ { + pinmux = <0x401f80c4 6 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_lpspi3_sdi: IOMUXC_GPIO_AD_B0_02_LPSPI3_SDI { + pinmux = <0x401f80c4 7 0x401f8514 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_lpuart6_tx: IOMUXC_GPIO_AD_B0_02_LPUART6_TX { + pinmux = <0x401f80c4 2 0x401f8554 1 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_usb_otg1_pwr: IOMUXC_GPIO_AD_B0_02_USB_OTG1_PWR { + pinmux = <0x401f80c4 3 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_xbar1_xbar_in16: IOMUXC_GPIO_AD_B0_02_XBAR1_XBAR_IN16 { + pinmux = <0x401f80c4 1 0x401f864c 0 0x401f82b4>; + gpr = <0x400ac018 0x1c 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_xbar1_xbar_inout16: IOMUXC_GPIO_AD_B0_02_XBAR1_XBAR_INOUT16 { + pinmux = <0x401f80c4 1 0x401f864c 0 0x401f82b4>; + gpr = <0x400ac018 0x1c 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_acmp4_in4: IOMUXC_GPIO_AD_B0_03_ACMP4_IN4 { + pinmux = <0x401f80c8 5 0x0 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_flexcan2_rx: IOMUXC_GPIO_AD_B0_03_FLEXCAN2_RX { + pinmux = <0x401f80c8 0 0x401f8450 1 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_flexpwm1_pwmx1: IOMUXC_GPIO_AD_B0_03_FLEXPWM1_PWMX1 { + pinmux = <0x401f80c8 4 0x0 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_gpio1_io03: IOMUXC_GPIO_AD_B0_03_GPIO1_IO03 { + pinmux = <0x401f80c8 5 0x0 0 0x401f82b8>; + gpr = <0x400ac068 0x3 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_gpio6_io03: IOMUXC_GPIO_AD_B0_03_GPIO6_IO03 { + pinmux = <0x401f80c8 5 0x0 0 0x401f82b8>; + gpr = <0x400ac068 0x3 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_lpspi3_pcs0: IOMUXC_GPIO_AD_B0_03_LPSPI3_PCS0 { + pinmux = <0x401f80c8 7 0x401f850c 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_lpuart6_rx: IOMUXC_GPIO_AD_B0_03_LPUART6_RX { + pinmux = <0x401f80c8 2 0x401f8550 1 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_ref_24m_out: IOMUXC_GPIO_AD_B0_03_REF_24M_OUT { + pinmux = <0x401f80c8 6 0x0 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usb_otg1_oc: IOMUXC_GPIO_AD_B0_03_USB_OTG1_OC { + pinmux = <0x401f80c8 3 0x401f85d0 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_xbar1_xbar_in17: IOMUXC_GPIO_AD_B0_03_XBAR1_XBAR_IN17 { + pinmux = <0x401f80c8 1 0x401f862c 1 0x401f82b8>; + gpr = <0x400ac018 0x1d 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_xbar1_xbar_inout17: IOMUXC_GPIO_AD_B0_03_XBAR1_XBAR_INOUT17 { + pinmux = <0x401f80c8 1 0x401f862c 1 0x401f82b8>; + gpr = <0x400ac018 0x1d 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_csi_data09: IOMUXC_GPIO_AD_B0_04_CSI_DATA09 { + pinmux = <0x401f80cc 4 0x401f841c 1 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_enet_tx_data3: IOMUXC_GPIO_AD_B0_04_ENET_TX_DATA3 { + pinmux = <0x401f80cc 2 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio1_io04: IOMUXC_GPIO_AD_B0_04_GPIO1_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio6_io04: IOMUXC_GPIO_AD_B0_04_GPIO6_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_lpspi3_pcs1: IOMUXC_GPIO_AD_B0_04_LPSPI3_PCS1 { + pinmux = <0x401f80cc 7 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_mqs_right: IOMUXC_GPIO_AD_B0_04_MQS_RIGHT { + pinmux = <0x401f80cc 1 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_pit_trigger0: IOMUXC_GPIO_AD_B0_04_PIT_TRIGGER0 { + pinmux = <0x401f80cc 6 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_sai2_tx_sync: IOMUXC_GPIO_AD_B0_04_SAI2_TX_SYNC { + pinmux = <0x401f80cc 3 0x401f85c4 1 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_src_boot_mode0: IOMUXC_GPIO_AD_B0_04_SRC_BOOT_MODE0 { + pinmux = <0x401f80cc 0 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_csi_data08: IOMUXC_GPIO_AD_B0_05_CSI_DATA08 { + pinmux = <0x401f80d0 4 0x401f8418 1 0x401f82c0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_enet_tx_data2: IOMUXC_GPIO_AD_B0_05_ENET_TX_DATA2 { + pinmux = <0x401f80d0 2 0x0 0 0x401f82c0>; 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+ }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_flexspi_a_data1: IOMUXC_GPIO_SD_B1_09_FLEXSPI_A_DATA1 { + pinmux = <0x401f81f8 1 0x401f84ac 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_gpio3_io09: IOMUXC_GPIO_SD_B1_09_GPIO3_IO09 { + pinmux = <0x401f81f8 5 0x0 0 0x401f83e8>; + gpr = <0x400ac070 0x9 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_gpio8_io09: IOMUXC_GPIO_SD_B1_09_GPIO8_IO09 { + pinmux = <0x401f81f8 5 0x0 0 0x401f83e8>; + gpr = <0x400ac070 0x9 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_lpspi2_sdi: IOMUXC_GPIO_SD_B1_09_LPSPI2_SDI { + pinmux = <0x401f81f8 4 0x401f8504 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_lpuart7_rx: IOMUXC_GPIO_SD_B1_09_LPUART7_RX { + pinmux = <0x401f81f8 2 0x401f8558 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_sai1_tx_sync: IOMUXC_GPIO_SD_B1_09_SAI1_TX_SYNC { + pinmux = <0x401f81f8 3 0x401f85ac 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_usdhc2_data5: IOMUXC_GPIO_SD_B1_09_USDHC2_DATA5 { + pinmux = <0x401f81f8 0 0x401f85fc 0 0x401f83e8>; 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+ }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_gpio5_io00: IOMUXC_SNVS_WAKEUP_GPIO5_IO00 { + pinmux = <0x400a8000 5 0x0 0 0x400a8018>; + }; +}; + diff --git a/dts/nxp/nxp_imx/rt/mimxrt1064dvl6b-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1064dvl6b-pinctrl.dtsi new file mode 100644 index 000000000..2cc44e9c7 --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1064dvl6b-pinctrl.dtsi @@ -0,0 +1,3925 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1064DVL6B + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_acmp1_in4: IOMUXC_GPIO_AD_B0_00_ACMP1_IN4 { + pinmux = <0x401f80bc 5 0x0 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_flexpwm2_pwma3: IOMUXC_GPIO_AD_B0_00_FLEXPWM2_PWMA3 { + pinmux = <0x401f80bc 0 0x401f8474 2 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpio1_io00: IOMUXC_GPIO_AD_B0_00_GPIO1_IO00 { + pinmux = <0x401f80bc 5 0x0 0 0x401f82ac>; + gpr = <0x400ac068 0x0 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_gpio6_io00: IOMUXC_GPIO_AD_B0_00_GPIO6_IO00 { + pinmux = <0x401f80bc 5 0x0 0 0x401f82ac>; + gpr = <0x400ac068 0x0 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_lpi2c1_scls: IOMUXC_GPIO_AD_B0_00_LPI2C1_SCLS { + pinmux = <0x401f80bc 4 0x0 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_lpspi3_sck: IOMUXC_GPIO_AD_B0_00_LPSPI3_SCK { + pinmux = <0x401f80bc 7 0x401f8510 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_ref_32k_out: IOMUXC_GPIO_AD_B0_00_REF_32K_OUT { + pinmux = <0x401f80bc 2 0x0 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_usb_otg2_id: IOMUXC_GPIO_AD_B0_00_USB_OTG2_ID { + pinmux = <0x401f80bc 3 0x401f83f8 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_usdhc1_reset_b: IOMUXC_GPIO_AD_B0_00_USDHC1_RESET_B { + pinmux = <0x401f80bc 6 0x0 0 0x401f82ac>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_xbar1_xbar_in14: IOMUXC_GPIO_AD_B0_00_XBAR1_XBAR_IN14 { + pinmux = <0x401f80bc 1 0x401f8644 0 0x401f82ac>; + gpr = <0x400ac018 0x1a 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_00_xbar1_xbar_inout14: IOMUXC_GPIO_AD_B0_00_XBAR1_XBAR_INOUT14 { + pinmux = <0x401f80bc 1 0x401f8644 0 0x401f82ac>; + gpr = <0x400ac018 0x1a 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_acmp2_in4: IOMUXC_GPIO_AD_B0_01_ACMP2_IN4 { + pinmux = <0x401f80c0 5 0x0 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_ewm_out_b: IOMUXC_GPIO_AD_B0_01_EWM_OUT_B { + pinmux = <0x401f80c0 6 0x0 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_flexpwm2_pwmb3: IOMUXC_GPIO_AD_B0_01_FLEXPWM2_PWMB3 { + pinmux = <0x401f80c0 0 0x401f8484 2 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpio1_io01: IOMUXC_GPIO_AD_B0_01_GPIO1_IO01 { + pinmux = <0x401f80c0 5 0x0 0 0x401f82b0>; + gpr = <0x400ac068 0x1 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_gpio6_io01: IOMUXC_GPIO_AD_B0_01_GPIO6_IO01 { + pinmux = <0x401f80c0 5 0x0 0 0x401f82b0>; + gpr = <0x400ac068 0x1 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_lpi2c1_sdas: IOMUXC_GPIO_AD_B0_01_LPI2C1_SDAS { + pinmux = <0x401f80c0 4 0x0 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_lpspi3_sdo: IOMUXC_GPIO_AD_B0_01_LPSPI3_SDO { + pinmux = <0x401f80c0 7 0x401f8518 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_ref_24m_out: IOMUXC_GPIO_AD_B0_01_REF_24M_OUT { + pinmux = <0x401f80c0 2 0x0 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_usb_otg1_id: IOMUXC_GPIO_AD_B0_01_USB_OTG1_ID { + pinmux = <0x401f80c0 3 0x401f83f4 0 0x401f82b0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_xbar1_xbar_in15: IOMUXC_GPIO_AD_B0_01_XBAR1_XBAR_IN15 { + pinmux = <0x401f80c0 1 0x401f8648 0 0x401f82b0>; + gpr = <0x400ac018 0x1b 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_01_xbar1_xbar_inout15: IOMUXC_GPIO_AD_B0_01_XBAR1_XBAR_INOUT15 { + pinmux = <0x401f80c0 1 0x401f8648 0 0x401f82b0>; + gpr = <0x400ac018 0x1b 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_acmp3_in4: IOMUXC_GPIO_AD_B0_02_ACMP3_IN4 { + pinmux = <0x401f80c4 5 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_flexcan2_tx: IOMUXC_GPIO_AD_B0_02_FLEXCAN2_TX { + pinmux = <0x401f80c4 0 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_flexpwm1_pwmx0: IOMUXC_GPIO_AD_B0_02_FLEXPWM1_PWMX0 { + pinmux = <0x401f80c4 4 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpio1_io02: IOMUXC_GPIO_AD_B0_02_GPIO1_IO02 { + pinmux = <0x401f80c4 5 0x0 0 0x401f82b4>; + gpr = <0x400ac068 0x2 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_gpio6_io02: IOMUXC_GPIO_AD_B0_02_GPIO6_IO02 { + pinmux = <0x401f80c4 5 0x0 0 0x401f82b4>; + gpr = <0x400ac068 0x2 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_lpi2c1_hreq: IOMUXC_GPIO_AD_B0_02_LPI2C1_HREQ { + pinmux = <0x401f80c4 6 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_lpspi3_sdi: IOMUXC_GPIO_AD_B0_02_LPSPI3_SDI { + pinmux = <0x401f80c4 7 0x401f8514 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_lpuart6_tx: IOMUXC_GPIO_AD_B0_02_LPUART6_TX { + pinmux = <0x401f80c4 2 0x401f8554 1 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_usb_otg1_pwr: IOMUXC_GPIO_AD_B0_02_USB_OTG1_PWR { + pinmux = <0x401f80c4 3 0x0 0 0x401f82b4>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_xbar1_xbar_in16: IOMUXC_GPIO_AD_B0_02_XBAR1_XBAR_IN16 { + pinmux = <0x401f80c4 1 0x401f864c 0 0x401f82b4>; + gpr = <0x400ac018 0x1c 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_02_xbar1_xbar_inout16: IOMUXC_GPIO_AD_B0_02_XBAR1_XBAR_INOUT16 { + pinmux = <0x401f80c4 1 0x401f864c 0 0x401f82b4>; + gpr = <0x400ac018 0x1c 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_acmp4_in4: IOMUXC_GPIO_AD_B0_03_ACMP4_IN4 { + pinmux = <0x401f80c8 5 0x0 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_flexcan2_rx: IOMUXC_GPIO_AD_B0_03_FLEXCAN2_RX { + pinmux = <0x401f80c8 0 0x401f8450 1 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_flexpwm1_pwmx1: IOMUXC_GPIO_AD_B0_03_FLEXPWM1_PWMX1 { + pinmux = <0x401f80c8 4 0x0 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_gpio1_io03: IOMUXC_GPIO_AD_B0_03_GPIO1_IO03 { + pinmux = <0x401f80c8 5 0x0 0 0x401f82b8>; + gpr = <0x400ac068 0x3 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_gpio6_io03: IOMUXC_GPIO_AD_B0_03_GPIO6_IO03 { + pinmux = <0x401f80c8 5 0x0 0 0x401f82b8>; + gpr = <0x400ac068 0x3 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_lpspi3_pcs0: IOMUXC_GPIO_AD_B0_03_LPSPI3_PCS0 { + pinmux = <0x401f80c8 7 0x401f850c 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_lpuart6_rx: IOMUXC_GPIO_AD_B0_03_LPUART6_RX { + pinmux = <0x401f80c8 2 0x401f8550 1 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_ref_24m_out: IOMUXC_GPIO_AD_B0_03_REF_24M_OUT { + pinmux = <0x401f80c8 6 0x0 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_usb_otg1_oc: IOMUXC_GPIO_AD_B0_03_USB_OTG1_OC { + pinmux = <0x401f80c8 3 0x401f85d0 0 0x401f82b8>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_xbar1_xbar_in17: IOMUXC_GPIO_AD_B0_03_XBAR1_XBAR_IN17 { + pinmux = <0x401f80c8 1 0x401f862c 1 0x401f82b8>; + gpr = <0x400ac018 0x1d 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_03_xbar1_xbar_inout17: IOMUXC_GPIO_AD_B0_03_XBAR1_XBAR_INOUT17 { + pinmux = <0x401f80c8 1 0x401f862c 1 0x401f82b8>; + gpr = <0x400ac018 0x1d 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_csi_data09: IOMUXC_GPIO_AD_B0_04_CSI_DATA09 { + pinmux = <0x401f80cc 4 0x401f841c 1 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_enet_tx_data3: IOMUXC_GPIO_AD_B0_04_ENET_TX_DATA3 { + pinmux = <0x401f80cc 2 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio1_io04: IOMUXC_GPIO_AD_B0_04_GPIO1_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio6_io04: IOMUXC_GPIO_AD_B0_04_GPIO6_IO04 { + pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; + gpr = <0x400ac068 0x4 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_lpspi3_pcs1: IOMUXC_GPIO_AD_B0_04_LPSPI3_PCS1 { + pinmux = <0x401f80cc 7 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_mqs_right: IOMUXC_GPIO_AD_B0_04_MQS_RIGHT { + pinmux = <0x401f80cc 1 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_pit_trigger0: IOMUXC_GPIO_AD_B0_04_PIT_TRIGGER0 { + pinmux = <0x401f80cc 6 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_sai2_tx_sync: IOMUXC_GPIO_AD_B0_04_SAI2_TX_SYNC { + pinmux = <0x401f80cc 3 0x401f85c4 1 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_src_boot_mode0: IOMUXC_GPIO_AD_B0_04_SRC_BOOT_MODE0 { + pinmux = <0x401f80cc 0 0x0 0 0x401f82bc>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_csi_data08: IOMUXC_GPIO_AD_B0_05_CSI_DATA08 { + pinmux = <0x401f80d0 4 0x401f8418 1 0x401f82c0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_enet_tx_data2: IOMUXC_GPIO_AD_B0_05_ENET_TX_DATA2 { + pinmux = <0x401f80d0 2 0x0 0 0x401f82c0>; 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+ }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_flexspi_a_data1: IOMUXC_GPIO_SD_B1_09_FLEXSPI_A_DATA1 { + pinmux = <0x401f81f8 1 0x401f84ac 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_gpio3_io09: IOMUXC_GPIO_SD_B1_09_GPIO3_IO09 { + pinmux = <0x401f81f8 5 0x0 0 0x401f83e8>; + gpr = <0x400ac070 0x9 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_gpio8_io09: IOMUXC_GPIO_SD_B1_09_GPIO8_IO09 { + pinmux = <0x401f81f8 5 0x0 0 0x401f83e8>; + gpr = <0x400ac070 0x9 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_lpspi2_sdi: IOMUXC_GPIO_SD_B1_09_LPSPI2_SDI { + pinmux = <0x401f81f8 4 0x401f8504 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_lpuart7_rx: IOMUXC_GPIO_SD_B1_09_LPUART7_RX { + pinmux = <0x401f81f8 2 0x401f8558 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_sai1_tx_sync: IOMUXC_GPIO_SD_B1_09_SAI1_TX_SYNC { + pinmux = <0x401f81f8 3 0x401f85ac 0 0x401f83e8>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_09_usdhc2_data5: IOMUXC_GPIO_SD_B1_09_USDHC2_DATA5 { + pinmux = <0x401f81f8 0 0x401f85fc 0 0x401f83e8>; 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+ }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_flexspi_a_data3: IOMUXC_GPIO_SD_B1_11_FLEXSPI_A_DATA3 { + pinmux = <0x401f8200 1 0x401f84b4 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_gpio3_io11: IOMUXC_GPIO_SD_B1_11_GPIO3_IO11 { + pinmux = <0x401f8200 5 0x0 0 0x401f83f0>; + gpr = <0x400ac070 0xb 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_gpio8_io11: IOMUXC_GPIO_SD_B1_11_GPIO8_IO11 { + pinmux = <0x401f8200 5 0x0 0 0x401f83f0>; + gpr = <0x400ac070 0xb 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_lpi2c2_scl: IOMUXC_GPIO_SD_B1_11_LPI2C2_SCL { + pinmux = <0x401f8200 3 0x401f84d4 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_lpspi2_pcs3: IOMUXC_GPIO_SD_B1_11_LPSPI2_PCS3 { + pinmux = <0x401f8200 4 0x0 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_lpuart2_tx: IOMUXC_GPIO_SD_B1_11_LPUART2_TX { + pinmux = <0x401f8200 2 0x401f8530 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b1_11_usdhc2_data7: IOMUXC_GPIO_SD_B1_11_USDHC2_DATA7 { + pinmux = <0x401f8200 0 0x401f8604 0 0x401f83f0>; + }; + /omit-if-no-ref/ iomuxc_snvs_onoff_src_reset_b: IOMUXC_SNVS_ONOFF_SRC_RESET_B { + pinmux = <0x0 0 0x0 0 0x400a8014>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_gpio5_io01: IOMUXC_SNVS_PMIC_ON_REQ_GPIO5_IO01 { + pinmux = <0x400a8004 5 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_snvs_pmic_on_req: IOMUXC_SNVS_PMIC_ON_REQ_SNVS_PMIC_ON_REQ { + pinmux = <0x400a8004 0 0x0 0 0x400a801c>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_ccm_pmic_vstby_req: IOMUXC_SNVS_PMIC_STBY_REQ_CCM_PMIC_VSTBY_REQ { + pinmux = <0x400a8008 0 0x0 0 0x400a8020>; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_gpio5_io02: IOMUXC_SNVS_PMIC_STBY_REQ_GPIO5_IO02 { + pinmux = <0x400a8008 5 0x0 0 0x400a8020>; + }; + /omit-if-no-ref/ iomuxc_snvs_por_b_src_por_b: IOMUXC_SNVS_POR_B_SRC_POR_B { + pinmux = <0x0 0 0x0 0 0x400a8010>; + }; + /omit-if-no-ref/ iomuxc_snvs_test_mode_test_mode: IOMUXC_SNVS_TEST_MODE_TEST_MODE { + pinmux = <0x0 0 0x0 0 0x400a800c>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_arm_nmi: IOMUXC_SNVS_WAKEUP_ARM_NMI { + pinmux = <0x400a8000 7 0x0 0 0x400a8018>; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_gpio5_io00: IOMUXC_SNVS_WAKEUP_GPIO5_IO00 { + pinmux = <0x400a8000 5 0x0 0 0x400a8018>; + }; +}; + diff --git a/dts/nxp/nxp_imx/rt/mimxrt1165cvm5a-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1165cvm5a-pinctrl.dtsi new file mode 100644 index 000000000..35d40a81d --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1165cvm5a-pinctrl.dtsi @@ -0,0 +1,5984 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1165CVM5A + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_00_acmp1_in1: IOMUXC_GPIO_AD_00_ACMP1_IN1 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_can2_tx: IOMUXC_GPIO_AD_00_CAN2_TX { + pinmux = <0x400e810c 1 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_enet_1g_1588_event1_in: IOMUXC_GPIO_AD_00_ENET_1G_1588_EVENT1_IN { + pinmux = <0x400e810c 2 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexio2_flexio00: IOMUXC_GPIO_AD_00_FLEXIO2_FLEXIO00 { + pinmux = <0x400e810c 8 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexpwm1_pwm0_a: IOMUXC_GPIO_AD_00_FLEXPWM1_PWM0_A { + pinmux = <0x400e810c 4 0x400e8500 1 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexspi2_b_ss1_b: IOMUXC_GPIO_AD_00_FLEXSPI2_B_SS1_B { + pinmux = <0x400e810c 9 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpio8_io31: IOMUXC_GPIO_AD_00_GPIO8_IO31 { + pinmux = <0x400e810c 10 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpio_mux2_io31: IOMUXC_GPIO_AD_00_GPIO_MUX2_IO31 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + gpr = <0x400e40a4 0xf 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpio_mux2_io31_cm7: IOMUXC_GPIO_AD_00_GPIO_MUX2_IO31_CM7 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + gpr = <0x400e40a4 0xf 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpt2_capture1: IOMUXC_GPIO_AD_00_GPT2_CAPTURE1 { + pinmux = <0x400e810c 3 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_lpuart7_tx: IOMUXC_GPIO_AD_00_LPUART7_TX { + pinmux = <0x400e810c 6 0x400e8630 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_sim1_trxd: IOMUXC_GPIO_AD_00_SIM1_TRXD { + pinmux = <0x400e810c 0 0x400e869c 1 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_acmp1_in2: IOMUXC_GPIO_AD_01_ACMP1_IN2 { + pinmux = <0x400e8110 5 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_can2_rx: IOMUXC_GPIO_AD_01_CAN2_RX { + pinmux = <0x400e8110 1 0x400e849c 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_enet_1g_1588_event1_out: IOMUXC_GPIO_AD_01_ENET_1G_1588_EVENT1_OUT { + pinmux = <0x400e8110 2 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_flexio2_flexio01: IOMUXC_GPIO_AD_01_FLEXIO2_FLEXIO01 { + pinmux = <0x400e8110 8 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_flexpwm1_pwm0_b: IOMUXC_GPIO_AD_01_FLEXPWM1_PWM0_B { + pinmux = <0x400e8110 4 0x400e850c 1 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_flexspi2_a_ss1_b: IOMUXC_GPIO_AD_01_FLEXSPI2_A_SS1_B { + pinmux = <0x400e8110 9 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpio9_io00: IOMUXC_GPIO_AD_01_GPIO9_IO00 { + pinmux = <0x400e8110 10 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpio_mux3_io00: IOMUXC_GPIO_AD_01_GPIO_MUX3_IO00 { + pinmux = <0x400e8110 5 0x0 0 0x400e8354>; + pin-pue; + gpr = <0x400e40a8 0x0 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpio_mux3_io00_cm7: IOMUXC_GPIO_AD_01_GPIO_MUX3_IO00_CM7 { + pinmux = <0x400e8110 5 0x0 0 0x400e8354>; + pin-pue; + gpr = <0x400e40a8 0x0 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpt2_capture2: IOMUXC_GPIO_AD_01_GPT2_CAPTURE2 { + pinmux = <0x400e8110 3 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_lpuart7_rx: IOMUXC_GPIO_AD_01_LPUART7_RX { + pinmux = <0x400e8110 6 0x400e862c 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_sim1_clk: IOMUXC_GPIO_AD_01_SIM1_CLK { + pinmux = <0x400e8110 0 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_acmp1_in3: IOMUXC_GPIO_AD_02_ACMP1_IN3 { + pinmux = <0x400e8114 5 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_enet_1g_1588_event2_in: IOMUXC_GPIO_AD_02_ENET_1G_1588_EVENT2_IN { + pinmux = <0x400e8114 2 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_flexio2_flexio02: IOMUXC_GPIO_AD_02_FLEXIO2_FLEXIO02 { + pinmux = <0x400e8114 8 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_flexpwm1_pwm1_a: IOMUXC_GPIO_AD_02_FLEXPWM1_PWM1_A { + pinmux = <0x400e8114 4 0x400e8504 1 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpio9_io01: IOMUXC_GPIO_AD_02_GPIO9_IO01 { + pinmux = <0x400e8114 10 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpio_mux3_io01: IOMUXC_GPIO_AD_02_GPIO_MUX3_IO01 { + pinmux = <0x400e8114 5 0x0 0 0x400e8358>; + pin-pue; + gpr = <0x400e40a8 0x1 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpio_mux3_io01_cm7: IOMUXC_GPIO_AD_02_GPIO_MUX3_IO01_CM7 { + pinmux = <0x400e8114 5 0x0 0 0x400e8358>; + pin-pue; + gpr = <0x400e40a8 0x1 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpt2_compare1: IOMUXC_GPIO_AD_02_GPT2_COMPARE1 { + pinmux = <0x400e8114 3 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_lpuart7_cts_b: IOMUXC_GPIO_AD_02_LPUART7_CTS_B { + pinmux = <0x400e8114 1 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_lpuart8_tx: IOMUXC_GPIO_AD_02_LPUART8_TX { + pinmux = <0x400e8114 6 0x400e8638 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_sim1_rst_b: IOMUXC_GPIO_AD_02_SIM1_RST_B { + pinmux = <0x400e8114 0 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_video_mux_ext_dcic1: IOMUXC_GPIO_AD_02_VIDEO_MUX_EXT_DCIC1 { + pinmux = <0x400e8114 9 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_acmp1_in4: IOMUXC_GPIO_AD_03_ACMP1_IN4 { + pinmux = <0x400e8118 5 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_enet_1g_1588_event2_out: IOMUXC_GPIO_AD_03_ENET_1G_1588_EVENT2_OUT { + pinmux = <0x400e8118 2 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_flexio2_flexio03: IOMUXC_GPIO_AD_03_FLEXIO2_FLEXIO03 { + pinmux = <0x400e8118 8 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_flexpwm1_pwm1_b: IOMUXC_GPIO_AD_03_FLEXPWM1_PWM1_B { + pinmux = <0x400e8118 4 0x400e8510 1 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_gpio9_io02: IOMUXC_GPIO_AD_03_GPIO9_IO02 { + pinmux = <0x400e8118 10 0x0 0 0x400e835c>; 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+ /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_dig_snvs_lp_pmic_on_req: IOMUXC_SNVS_PMIC_ON_REQ_DIG_SNVS_LP_PMIC_ON_REQ { + pinmux = <0x40c94004 0 0x0 0 0x40c94044>; + pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_dig_gpio13_io02: IOMUXC_SNVS_PMIC_STBY_REQ_DIG_GPIO13_IO02 { + pinmux = <0x40c94008 5 0x0 0 0x40c94048>; + pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_dig_pgmc_pmic_vstby_req: IOMUXC_SNVS_PMIC_STBY_REQ_DIG_PGMC_PMIC_VSTBY_REQ { + pinmux = <0x40c94008 0 0x0 0 0x40c94048>; + pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_por_b_dig_src_por_b: IOMUXC_SNVS_POR_B_DIG_SRC_POR_B { + pinmux = <0x0 0 0x0 0 0x40c94038>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_snvs_test_mode_dig_test_mode: IOMUXC_SNVS_TEST_MODE_DIG_TEST_MODE { + pinmux = <0x0 0 0x0 0 0x40c94034>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_dig_gpio13_io00: IOMUXC_SNVS_WAKEUP_DIG_GPIO13_IO00 { + pinmux = <0x40c94000 5 0x0 0 0x40c94040>; + pin-snvs; + }; +}; + diff --git a/dts/nxp/nxp_imx/rt/mimxrt1165dvm6a-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1165dvm6a-pinctrl.dtsi new file mode 100644 index 000000000..1cdae917f --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1165dvm6a-pinctrl.dtsi @@ -0,0 +1,5984 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1165DVM6A + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_00_acmp1_in1: IOMUXC_GPIO_AD_00_ACMP1_IN1 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_can2_tx: IOMUXC_GPIO_AD_00_CAN2_TX { + pinmux = <0x400e810c 1 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_enet_1g_1588_event1_in: IOMUXC_GPIO_AD_00_ENET_1G_1588_EVENT1_IN { + pinmux = <0x400e810c 2 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexio2_flexio00: IOMUXC_GPIO_AD_00_FLEXIO2_FLEXIO00 { + pinmux = <0x400e810c 8 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexpwm1_pwm0_a: IOMUXC_GPIO_AD_00_FLEXPWM1_PWM0_A { + pinmux = <0x400e810c 4 0x400e8500 1 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexspi2_b_ss1_b: IOMUXC_GPIO_AD_00_FLEXSPI2_B_SS1_B { + pinmux = <0x400e810c 9 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpio8_io31: IOMUXC_GPIO_AD_00_GPIO8_IO31 { + pinmux = <0x400e810c 10 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpio_mux2_io31: IOMUXC_GPIO_AD_00_GPIO_MUX2_IO31 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + gpr = <0x400e40a4 0xf 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpio_mux2_io31_cm7: IOMUXC_GPIO_AD_00_GPIO_MUX2_IO31_CM7 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + gpr = <0x400e40a4 0xf 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpt2_capture1: IOMUXC_GPIO_AD_00_GPT2_CAPTURE1 { + pinmux = <0x400e810c 3 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_lpuart7_tx: IOMUXC_GPIO_AD_00_LPUART7_TX { + pinmux = <0x400e810c 6 0x400e8630 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_sim1_trxd: IOMUXC_GPIO_AD_00_SIM1_TRXD { + pinmux = <0x400e810c 0 0x400e869c 1 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_acmp1_in2: IOMUXC_GPIO_AD_01_ACMP1_IN2 { + pinmux = <0x400e8110 5 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_can2_rx: IOMUXC_GPIO_AD_01_CAN2_RX { + pinmux = <0x400e8110 1 0x400e849c 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_enet_1g_1588_event1_out: IOMUXC_GPIO_AD_01_ENET_1G_1588_EVENT1_OUT { + pinmux = <0x400e8110 2 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_flexio2_flexio01: IOMUXC_GPIO_AD_01_FLEXIO2_FLEXIO01 { + pinmux = <0x400e8110 8 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_flexpwm1_pwm0_b: IOMUXC_GPIO_AD_01_FLEXPWM1_PWM0_B { + pinmux = <0x400e8110 4 0x400e850c 1 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_flexspi2_a_ss1_b: IOMUXC_GPIO_AD_01_FLEXSPI2_A_SS1_B { + pinmux = <0x400e8110 9 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpio9_io00: IOMUXC_GPIO_AD_01_GPIO9_IO00 { + pinmux = <0x400e8110 10 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpio_mux3_io00: IOMUXC_GPIO_AD_01_GPIO_MUX3_IO00 { + pinmux = <0x400e8110 5 0x0 0 0x400e8354>; + pin-pue; + gpr = <0x400e40a8 0x0 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpio_mux3_io00_cm7: IOMUXC_GPIO_AD_01_GPIO_MUX3_IO00_CM7 { + pinmux = <0x400e8110 5 0x0 0 0x400e8354>; + pin-pue; + gpr = <0x400e40a8 0x0 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpt2_capture2: IOMUXC_GPIO_AD_01_GPT2_CAPTURE2 { + pinmux = <0x400e8110 3 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_lpuart7_rx: IOMUXC_GPIO_AD_01_LPUART7_RX { + pinmux = <0x400e8110 6 0x400e862c 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_sim1_clk: IOMUXC_GPIO_AD_01_SIM1_CLK { + pinmux = <0x400e8110 0 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_acmp1_in3: IOMUXC_GPIO_AD_02_ACMP1_IN3 { + pinmux = <0x400e8114 5 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_enet_1g_1588_event2_in: IOMUXC_GPIO_AD_02_ENET_1G_1588_EVENT2_IN { + pinmux = <0x400e8114 2 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_flexio2_flexio02: IOMUXC_GPIO_AD_02_FLEXIO2_FLEXIO02 { + pinmux = <0x400e8114 8 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_flexpwm1_pwm1_a: IOMUXC_GPIO_AD_02_FLEXPWM1_PWM1_A { + pinmux = <0x400e8114 4 0x400e8504 1 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpio9_io01: IOMUXC_GPIO_AD_02_GPIO9_IO01 { + pinmux = <0x400e8114 10 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpio_mux3_io01: IOMUXC_GPIO_AD_02_GPIO_MUX3_IO01 { + pinmux = <0x400e8114 5 0x0 0 0x400e8358>; + pin-pue; + gpr = <0x400e40a8 0x1 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpio_mux3_io01_cm7: IOMUXC_GPIO_AD_02_GPIO_MUX3_IO01_CM7 { + pinmux = <0x400e8114 5 0x0 0 0x400e8358>; + pin-pue; + gpr = <0x400e40a8 0x1 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpt2_compare1: IOMUXC_GPIO_AD_02_GPT2_COMPARE1 { + pinmux = <0x400e8114 3 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_lpuart7_cts_b: IOMUXC_GPIO_AD_02_LPUART7_CTS_B { + pinmux = <0x400e8114 1 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_lpuart8_tx: IOMUXC_GPIO_AD_02_LPUART8_TX { + pinmux = <0x400e8114 6 0x400e8638 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_sim1_rst_b: IOMUXC_GPIO_AD_02_SIM1_RST_B { + pinmux = <0x400e8114 0 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_video_mux_ext_dcic1: IOMUXC_GPIO_AD_02_VIDEO_MUX_EXT_DCIC1 { + pinmux = <0x400e8114 9 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_acmp1_in4: IOMUXC_GPIO_AD_03_ACMP1_IN4 { + pinmux = <0x400e8118 5 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_enet_1g_1588_event2_out: IOMUXC_GPIO_AD_03_ENET_1G_1588_EVENT2_OUT { + pinmux = <0x400e8118 2 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_flexio2_flexio03: IOMUXC_GPIO_AD_03_FLEXIO2_FLEXIO03 { + pinmux = <0x400e8118 8 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_flexpwm1_pwm1_b: IOMUXC_GPIO_AD_03_FLEXPWM1_PWM1_B { + pinmux = <0x400e8118 4 0x400e8510 1 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_gpio9_io02: IOMUXC_GPIO_AD_03_GPIO9_IO02 { + pinmux = <0x400e8118 10 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_gpio_mux3_io02: IOMUXC_GPIO_AD_03_GPIO_MUX3_IO02 { + pinmux = <0x400e8118 5 0x0 0 0x400e835c>; + pin-pue; + gpr = <0x400e40a8 0x2 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_gpio_mux3_io02_cm7: IOMUXC_GPIO_AD_03_GPIO_MUX3_IO02_CM7 { + pinmux = <0x400e8118 5 0x0 0 0x400e835c>; + pin-pue; + gpr = <0x400e40a8 0x2 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_gpt2_compare2: IOMUXC_GPIO_AD_03_GPT2_COMPARE2 { + pinmux = <0x400e8118 3 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_lpuart7_rts_b: IOMUXC_GPIO_AD_03_LPUART7_RTS_B { + pinmux = <0x400e8118 1 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_lpuart8_rx: IOMUXC_GPIO_AD_03_LPUART8_RX { + pinmux = <0x400e8118 6 0x400e8634 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_sim1_sven: IOMUXC_GPIO_AD_03_SIM1_SVEN { + pinmux = <0x400e8118 0 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_video_mux_ext_dcic2: IOMUXC_GPIO_AD_03_VIDEO_MUX_EXT_DCIC2 { + pinmux = <0x400e8118 9 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_acmp2_in1: IOMUXC_GPIO_AD_04_ACMP2_IN1 { + pinmux = <0x400e811c 5 0x0 0 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_enet_1g_1588_event3_in: IOMUXC_GPIO_AD_04_ENET_1G_1588_EVENT3_IN { + pinmux = <0x400e811c 2 0x0 0 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_flexio2_flexio04: IOMUXC_GPIO_AD_04_FLEXIO2_FLEXIO04 { + pinmux = <0x400e811c 8 0x0 0 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_flexpwm1_pwm2_a: IOMUXC_GPIO_AD_04_FLEXPWM1_PWM2_A { + pinmux = <0x400e811c 4 0x400e8508 1 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_gpio9_io03: IOMUXC_GPIO_AD_04_GPIO9_IO03 { + pinmux = <0x400e811c 10 0x0 0 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_gpio_mux3_io03: IOMUXC_GPIO_AD_04_GPIO_MUX3_IO03 { + pinmux = <0x400e811c 5 0x0 0 0x400e8360>; + pin-pue; + gpr = <0x400e40a8 0x3 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_gpio_mux3_io03_cm7: IOMUXC_GPIO_AD_04_GPIO_MUX3_IO03_CM7 { + pinmux = <0x400e811c 5 0x0 0 0x400e8360>; + pin-pue; + gpr = <0x400e40a8 0x3 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_gpt2_compare3: IOMUXC_GPIO_AD_04_GPT2_COMPARE3 { + pinmux = <0x400e811c 3 0x0 0 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_lpuart8_cts_b: IOMUXC_GPIO_AD_04_LPUART8_CTS_B { + pinmux = <0x400e811c 1 0x0 0 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_qtimer4_timer0: IOMUXC_GPIO_AD_04_QTIMER4_TIMER0 { + pinmux = <0x400e811c 9 0x400e8660 1 0x400e8360>; + pin-pue; + gpr = <0x400e403c 0x8 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_sim1_pd: IOMUXC_GPIO_AD_04_SIM1_PD { + pinmux = <0x400e811c 0 0x400e86a0 1 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_wdog1_wdog_b: IOMUXC_GPIO_AD_04_WDOG1_WDOG_B { + pinmux = <0x400e811c 6 0x0 0 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_acmp2_in2: IOMUXC_GPIO_AD_05_ACMP2_IN2 { + pinmux = <0x400e8120 5 0x0 0 0x400e8364>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_enet_1g_1588_event3_out: IOMUXC_GPIO_AD_05_ENET_1G_1588_EVENT3_OUT { + pinmux = <0x400e8120 2 0x0 0 0x400e8364>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_flexio2_flexio05: IOMUXC_GPIO_AD_05_FLEXIO2_FLEXIO05 { + pinmux = <0x400e8120 8 0x0 0 0x400e8364>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_flexpwm1_pwm2_b: IOMUXC_GPIO_AD_05_FLEXPWM1_PWM2_B { + pinmux = <0x400e8120 4 0x400e8514 1 0x400e8364>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_gpio9_io04: IOMUXC_GPIO_AD_05_GPIO9_IO04 { + pinmux = <0x400e8120 10 0x0 0 0x400e8364>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_gpio_mux3_io04: IOMUXC_GPIO_AD_05_GPIO_MUX3_IO04 { + pinmux = <0x400e8120 5 0x0 0 0x400e8364>; + pin-pue; + gpr = <0x400e40a8 0x4 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_gpio_mux3_io04_cm7: IOMUXC_GPIO_AD_05_GPIO_MUX3_IO04_CM7 { + pinmux = <0x400e8120 5 0x0 0 0x400e8364>; + pin-pue; + gpr = <0x400e40a8 0x4 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_gpt2_clk: IOMUXC_GPIO_AD_05_GPT2_CLK { + pinmux = <0x400e8120 3 0x0 0 0x400e8364>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_lpuart8_rts_b: IOMUXC_GPIO_AD_05_LPUART8_RTS_B { + pinmux = <0x400e8120 1 0x0 0 0x400e8364>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_qtimer4_timer1: IOMUXC_GPIO_AD_05_QTIMER4_TIMER1 { + pinmux = <0x400e8120 9 0x400e8664 1 0x400e8364>; + pin-pue; + gpr = <0x400e403c 0x9 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_sim1_power_fail: IOMUXC_GPIO_AD_05_SIM1_POWER_FAIL { + pinmux = <0x400e8120 0 0x400e86a4 1 0x400e8364>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_wdog2_wdog_b: IOMUXC_GPIO_AD_05_WDOG2_WDOG_B { + pinmux = <0x400e8120 6 0x0 0 0x400e8364>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_06_adc1_ch0a: IOMUXC_GPIO_AD_06_ADC1_CH0A { + pinmux = <0x400e8124 5 0x0 0 0x400e8368>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_06_can1_tx: IOMUXC_GPIO_AD_06_CAN1_TX { + pinmux = <0x400e8124 1 0x0 0 0x400e8368>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_06_enet_1588_event1_in: IOMUXC_GPIO_AD_06_ENET_1588_EVENT1_IN { + pinmux = <0x400e8124 6 0x0 0 0x400e8368>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_06_flexio2_flexio06: IOMUXC_GPIO_AD_06_FLEXIO2_FLEXIO06 { + pinmux = <0x400e8124 8 0x0 0 0x400e8368>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_00_acmp1_in1: IOMUXC_GPIO_AD_00_ACMP1_IN1 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_can2_tx: IOMUXC_GPIO_AD_00_CAN2_TX { + pinmux = <0x400e810c 1 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_enet_1g_1588_event1_in: IOMUXC_GPIO_AD_00_ENET_1G_1588_EVENT1_IN { + pinmux = <0x400e810c 2 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexio2_flexio00: IOMUXC_GPIO_AD_00_FLEXIO2_FLEXIO00 { + pinmux = <0x400e810c 8 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexpwm1_pwm0_a: IOMUXC_GPIO_AD_00_FLEXPWM1_PWM0_A { + pinmux = <0x400e810c 4 0x400e8500 1 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexspi2_b_ss1_b: IOMUXC_GPIO_AD_00_FLEXSPI2_B_SS1_B { + pinmux = <0x400e810c 9 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpio8_io31: IOMUXC_GPIO_AD_00_GPIO8_IO31 { + pinmux = <0x400e810c 10 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpio_mux2_io31: IOMUXC_GPIO_AD_00_GPIO_MUX2_IO31 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + gpr = <0x400e40a4 0xf 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpio_mux2_io31_cm7: IOMUXC_GPIO_AD_00_GPIO_MUX2_IO31_CM7 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + gpr = <0x400e40a4 0xf 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpt2_capture1: IOMUXC_GPIO_AD_00_GPT2_CAPTURE1 { + pinmux = <0x400e810c 3 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_lpuart7_tx: IOMUXC_GPIO_AD_00_LPUART7_TX { + pinmux = <0x400e810c 6 0x400e8630 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_sim1_trxd: IOMUXC_GPIO_AD_00_SIM1_TRXD { + pinmux = <0x400e810c 0 0x400e869c 1 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_acmp1_in2: IOMUXC_GPIO_AD_01_ACMP1_IN2 { + pinmux = <0x400e8110 5 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_can2_rx: IOMUXC_GPIO_AD_01_CAN2_RX { + pinmux = <0x400e8110 1 0x400e849c 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_enet_1g_1588_event1_out: IOMUXC_GPIO_AD_01_ENET_1G_1588_EVENT1_OUT { + pinmux = <0x400e8110 2 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_flexio2_flexio01: IOMUXC_GPIO_AD_01_FLEXIO2_FLEXIO01 { + pinmux = <0x400e8110 8 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_flexpwm1_pwm0_b: IOMUXC_GPIO_AD_01_FLEXPWM1_PWM0_B { + pinmux = <0x400e8110 4 0x400e850c 1 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_flexspi2_a_ss1_b: IOMUXC_GPIO_AD_01_FLEXSPI2_A_SS1_B { + pinmux = <0x400e8110 9 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpio9_io00: IOMUXC_GPIO_AD_01_GPIO9_IO00 { + pinmux = <0x400e8110 10 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpio_mux3_io00: IOMUXC_GPIO_AD_01_GPIO_MUX3_IO00 { + pinmux = <0x400e8110 5 0x0 0 0x400e8354>; + pin-pue; + gpr = <0x400e40a8 0x0 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpio_mux3_io00_cm7: IOMUXC_GPIO_AD_01_GPIO_MUX3_IO00_CM7 { + pinmux = <0x400e8110 5 0x0 0 0x400e8354>; + pin-pue; + gpr = <0x400e40a8 0x0 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpt2_capture2: IOMUXC_GPIO_AD_01_GPT2_CAPTURE2 { + pinmux = <0x400e8110 3 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_lpuart7_rx: IOMUXC_GPIO_AD_01_LPUART7_RX { + pinmux = <0x400e8110 6 0x400e862c 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_sim1_clk: IOMUXC_GPIO_AD_01_SIM1_CLK { + pinmux = <0x400e8110 0 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_acmp1_in3: IOMUXC_GPIO_AD_02_ACMP1_IN3 { + pinmux = <0x400e8114 5 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_enet_1g_1588_event2_in: IOMUXC_GPIO_AD_02_ENET_1G_1588_EVENT2_IN { + pinmux = <0x400e8114 2 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_flexio2_flexio02: IOMUXC_GPIO_AD_02_FLEXIO2_FLEXIO02 { + pinmux = <0x400e8114 8 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_flexpwm1_pwm1_a: IOMUXC_GPIO_AD_02_FLEXPWM1_PWM1_A { + pinmux = <0x400e8114 4 0x400e8504 1 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpio9_io01: IOMUXC_GPIO_AD_02_GPIO9_IO01 { + pinmux = <0x400e8114 10 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpio_mux3_io01: IOMUXC_GPIO_AD_02_GPIO_MUX3_IO01 { + pinmux = <0x400e8114 5 0x0 0 0x400e8358>; + pin-pue; + gpr = <0x400e40a8 0x1 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpio_mux3_io01_cm7: IOMUXC_GPIO_AD_02_GPIO_MUX3_IO01_CM7 { + pinmux = <0x400e8114 5 0x0 0 0x400e8358>; + pin-pue; + gpr = <0x400e40a8 0x1 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpt2_compare1: IOMUXC_GPIO_AD_02_GPT2_COMPARE1 { + pinmux = <0x400e8114 3 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_lpuart7_cts_b: IOMUXC_GPIO_AD_02_LPUART7_CTS_B { + pinmux = <0x400e8114 1 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_lpuart8_tx: IOMUXC_GPIO_AD_02_LPUART8_TX { + pinmux = <0x400e8114 6 0x400e8638 0 0x400e8358>; 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+ /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_dig_snvs_lp_pmic_on_req: IOMUXC_SNVS_PMIC_ON_REQ_DIG_SNVS_LP_PMIC_ON_REQ { + pinmux = <0x40c94004 0 0x0 0 0x40c94044>; + pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_dig_gpio13_io02: IOMUXC_SNVS_PMIC_STBY_REQ_DIG_GPIO13_IO02 { + pinmux = <0x40c94008 5 0x0 0 0x40c94048>; + pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_dig_pgmc_pmic_vstby_req: IOMUXC_SNVS_PMIC_STBY_REQ_DIG_PGMC_PMIC_VSTBY_REQ { + pinmux = <0x40c94008 0 0x0 0 0x40c94048>; + pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_por_b_dig_src_por_b: IOMUXC_SNVS_POR_B_DIG_SRC_POR_B { + pinmux = <0x0 0 0x0 0 0x40c94038>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_snvs_test_mode_dig_test_mode: IOMUXC_SNVS_TEST_MODE_DIG_TEST_MODE { + pinmux = <0x0 0 0x0 0 0x40c94034>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_dig_gpio13_io00: IOMUXC_SNVS_WAKEUP_DIG_GPIO13_IO00 { + pinmux = <0x40c94000 5 0x0 0 0x40c94040>; + pin-snvs; + }; +}; + diff --git a/dts/nxp/nxp_imx/rt/mimxrt1172avm8a-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1172avm8a-pinctrl.dtsi new file mode 100644 index 000000000..4efb845d0 --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1172avm8a-pinctrl.dtsi @@ -0,0 +1,6212 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1172AVM8A + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_00_acmp1_in1: IOMUXC_GPIO_AD_00_ACMP1_IN1 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_can2_tx: IOMUXC_GPIO_AD_00_CAN2_TX { + pinmux = <0x400e810c 1 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_enet_1g_1588_event1_in: IOMUXC_GPIO_AD_00_ENET_1G_1588_EVENT1_IN { + pinmux = <0x400e810c 2 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexio2_flexio00: IOMUXC_GPIO_AD_00_FLEXIO2_FLEXIO00 { + pinmux = <0x400e810c 8 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexpwm1_pwm0_a: IOMUXC_GPIO_AD_00_FLEXPWM1_PWM0_A { + pinmux = <0x400e810c 4 0x400e8500 1 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexspi2_b_ss1_b: IOMUXC_GPIO_AD_00_FLEXSPI2_B_SS1_B { + pinmux = <0x400e810c 9 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpio8_io31: IOMUXC_GPIO_AD_00_GPIO8_IO31 { + pinmux = <0x400e810c 10 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpio_mux2_io31: IOMUXC_GPIO_AD_00_GPIO_MUX2_IO31 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + gpr = <0x400e40a4 0xf 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpio_mux2_io31_cm7: IOMUXC_GPIO_AD_00_GPIO_MUX2_IO31_CM7 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + gpr = <0x400e40a4 0xf 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpt2_capture1: IOMUXC_GPIO_AD_00_GPT2_CAPTURE1 { + pinmux = <0x400e810c 3 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_lpuart7_tx: IOMUXC_GPIO_AD_00_LPUART7_TX { + pinmux = <0x400e810c 6 0x400e8630 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_sim1_trxd: IOMUXC_GPIO_AD_00_SIM1_TRXD { + pinmux = <0x400e810c 0 0x400e869c 1 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_acmp1_in2: IOMUXC_GPIO_AD_01_ACMP1_IN2 { + pinmux = <0x400e8110 5 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_can2_rx: IOMUXC_GPIO_AD_01_CAN2_RX { + pinmux = <0x400e8110 1 0x400e849c 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_enet_1g_1588_event1_out: IOMUXC_GPIO_AD_01_ENET_1G_1588_EVENT1_OUT { + pinmux = <0x400e8110 2 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_flexio2_flexio01: IOMUXC_GPIO_AD_01_FLEXIO2_FLEXIO01 { + pinmux = <0x400e8110 8 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_flexpwm1_pwm0_b: IOMUXC_GPIO_AD_01_FLEXPWM1_PWM0_B { + pinmux = <0x400e8110 4 0x400e850c 1 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_flexspi2_a_ss1_b: IOMUXC_GPIO_AD_01_FLEXSPI2_A_SS1_B { + pinmux = <0x400e8110 9 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpio9_io00: IOMUXC_GPIO_AD_01_GPIO9_IO00 { + pinmux = <0x400e8110 10 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpio_mux3_io00: IOMUXC_GPIO_AD_01_GPIO_MUX3_IO00 { + pinmux = <0x400e8110 5 0x0 0 0x400e8354>; + pin-pue; + gpr = <0x400e40a8 0x0 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpio_mux3_io00_cm7: IOMUXC_GPIO_AD_01_GPIO_MUX3_IO00_CM7 { + pinmux = <0x400e8110 5 0x0 0 0x400e8354>; + pin-pue; + gpr = <0x400e40a8 0x0 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpt2_capture2: IOMUXC_GPIO_AD_01_GPT2_CAPTURE2 { + pinmux = <0x400e8110 3 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_lpuart7_rx: IOMUXC_GPIO_AD_01_LPUART7_RX { + pinmux = <0x400e8110 6 0x400e862c 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_sim1_clk: IOMUXC_GPIO_AD_01_SIM1_CLK { + pinmux = <0x400e8110 0 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_acmp1_in3: IOMUXC_GPIO_AD_02_ACMP1_IN3 { + pinmux = <0x400e8114 5 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_enet_1g_1588_event2_in: IOMUXC_GPIO_AD_02_ENET_1G_1588_EVENT2_IN { + pinmux = <0x400e8114 2 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_flexio2_flexio02: IOMUXC_GPIO_AD_02_FLEXIO2_FLEXIO02 { + pinmux = <0x400e8114 8 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_flexpwm1_pwm1_a: IOMUXC_GPIO_AD_02_FLEXPWM1_PWM1_A { + pinmux = <0x400e8114 4 0x400e8504 1 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpio9_io01: IOMUXC_GPIO_AD_02_GPIO9_IO01 { + pinmux = <0x400e8114 10 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpio_mux3_io01: IOMUXC_GPIO_AD_02_GPIO_MUX3_IO01 { + pinmux = <0x400e8114 5 0x0 0 0x400e8358>; + pin-pue; + gpr = <0x400e40a8 0x1 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpio_mux3_io01_cm7: IOMUXC_GPIO_AD_02_GPIO_MUX3_IO01_CM7 { + pinmux = <0x400e8114 5 0x0 0 0x400e8358>; + pin-pue; + gpr = <0x400e40a8 0x1 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpt2_compare1: IOMUXC_GPIO_AD_02_GPT2_COMPARE1 { + pinmux = <0x400e8114 3 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_lpuart7_cts_b: IOMUXC_GPIO_AD_02_LPUART7_CTS_B { + pinmux = <0x400e8114 1 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_lpuart8_tx: IOMUXC_GPIO_AD_02_LPUART8_TX { + pinmux = <0x400e8114 6 0x400e8638 0 0x400e8358>; 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+ pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_10_gpio_mux4_io19: IOMUXC_GPIO_SD_B2_10_GPIO_MUX4_IO19 { + pinmux = <0x400e81dc 5 0x0 0 0x400e8420>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_10_gpt6_compare3: IOMUXC_GPIO_SD_B2_10_GPT6_COMPARE3 { + pinmux = <0x400e81dc 4 0x0 0 0x400e8420>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_10_lpspi2_sdi: IOMUXC_GPIO_SD_B2_10_LPSPI2_SDI { + pinmux = <0x400e81dc 6 0x400e85e8 1 0x400e8420>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_10_lpuart5_rts_b: IOMUXC_GPIO_SD_B2_10_LPUART5_RTS_B { + pinmux = <0x400e81dc 3 0x0 0 0x400e8420>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_10_usdhc2_data6: IOMUXC_GPIO_SD_B2_10_USDHC2_DATA6 { + pinmux = <0x400e81dc 0 0x0 0 0x400e8420>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_11_enet_1g_ref_clk1: IOMUXC_GPIO_SD_B2_11_ENET_1G_REF_CLK1 { + pinmux = <0x400e81e0 3 0x400e84c4 1 0x400e8424>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_11_enet_1g_tx_clk_io: IOMUXC_GPIO_SD_B2_11_ENET_1G_TX_CLK_IO { + pinmux = <0x400e81e0 2 0x400e84e8 1 0x400e8424>; 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Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_00_acmp1_in1: IOMUXC_GPIO_AD_00_ACMP1_IN1 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_can2_tx: IOMUXC_GPIO_AD_00_CAN2_TX { + pinmux = <0x400e810c 1 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_enet_1g_1588_event1_in: IOMUXC_GPIO_AD_00_ENET_1G_1588_EVENT1_IN { + pinmux = <0x400e810c 2 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexio2_flexio00: IOMUXC_GPIO_AD_00_FLEXIO2_FLEXIO00 { + pinmux = <0x400e810c 8 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexpwm1_pwm0_a: IOMUXC_GPIO_AD_00_FLEXPWM1_PWM0_A { + pinmux = <0x400e810c 4 0x400e8500 1 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexspi2_b_ss1_b: IOMUXC_GPIO_AD_00_FLEXSPI2_B_SS1_B { + pinmux = <0x400e810c 9 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpio8_io31: IOMUXC_GPIO_AD_00_GPIO8_IO31 { + pinmux = <0x400e810c 10 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpio_mux2_io31: IOMUXC_GPIO_AD_00_GPIO_MUX2_IO31 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + gpr = <0x400e40a4 0xf 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpio_mux2_io31_cm7: IOMUXC_GPIO_AD_00_GPIO_MUX2_IO31_CM7 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + gpr = <0x400e40a4 0xf 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_gpt2_capture1: IOMUXC_GPIO_AD_00_GPT2_CAPTURE1 { + pinmux = <0x400e810c 3 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_lpuart7_tx: IOMUXC_GPIO_AD_00_LPUART7_TX { + pinmux = <0x400e810c 6 0x400e8630 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_sim1_trxd: IOMUXC_GPIO_AD_00_SIM1_TRXD { + pinmux = <0x400e810c 0 0x400e869c 1 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_acmp1_in2: IOMUXC_GPIO_AD_01_ACMP1_IN2 { + pinmux = <0x400e8110 5 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_can2_rx: IOMUXC_GPIO_AD_01_CAN2_RX { + pinmux = <0x400e8110 1 0x400e849c 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_enet_1g_1588_event1_out: IOMUXC_GPIO_AD_01_ENET_1G_1588_EVENT1_OUT { + pinmux = <0x400e8110 2 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_flexio2_flexio01: IOMUXC_GPIO_AD_01_FLEXIO2_FLEXIO01 { + pinmux = <0x400e8110 8 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_flexpwm1_pwm0_b: IOMUXC_GPIO_AD_01_FLEXPWM1_PWM0_B { + pinmux = <0x400e8110 4 0x400e850c 1 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_flexspi2_a_ss1_b: IOMUXC_GPIO_AD_01_FLEXSPI2_A_SS1_B { + pinmux = <0x400e8110 9 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpio9_io00: IOMUXC_GPIO_AD_01_GPIO9_IO00 { + pinmux = <0x400e8110 10 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpio_mux3_io00: IOMUXC_GPIO_AD_01_GPIO_MUX3_IO00 { + pinmux = <0x400e8110 5 0x0 0 0x400e8354>; + pin-pue; + gpr = <0x400e40a8 0x0 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpio_mux3_io00_cm7: IOMUXC_GPIO_AD_01_GPIO_MUX3_IO00_CM7 { + pinmux = <0x400e8110 5 0x0 0 0x400e8354>; + pin-pue; + gpr = <0x400e40a8 0x0 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_gpt2_capture2: IOMUXC_GPIO_AD_01_GPT2_CAPTURE2 { + pinmux = <0x400e8110 3 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_lpuart7_rx: IOMUXC_GPIO_AD_01_LPUART7_RX { + pinmux = <0x400e8110 6 0x400e862c 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_01_sim1_clk: IOMUXC_GPIO_AD_01_SIM1_CLK { + pinmux = <0x400e8110 0 0x0 0 0x400e8354>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_acmp1_in3: IOMUXC_GPIO_AD_02_ACMP1_IN3 { + pinmux = <0x400e8114 5 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_enet_1g_1588_event2_in: IOMUXC_GPIO_AD_02_ENET_1G_1588_EVENT2_IN { + pinmux = <0x400e8114 2 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_flexio2_flexio02: IOMUXC_GPIO_AD_02_FLEXIO2_FLEXIO02 { + pinmux = <0x400e8114 8 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_flexpwm1_pwm1_a: IOMUXC_GPIO_AD_02_FLEXPWM1_PWM1_A { + pinmux = <0x400e8114 4 0x400e8504 1 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpio9_io01: IOMUXC_GPIO_AD_02_GPIO9_IO01 { + pinmux = <0x400e8114 10 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpio_mux3_io01: IOMUXC_GPIO_AD_02_GPIO_MUX3_IO01 { + pinmux = <0x400e8114 5 0x0 0 0x400e8358>; + pin-pue; + gpr = <0x400e40a8 0x1 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpio_mux3_io01_cm7: IOMUXC_GPIO_AD_02_GPIO_MUX3_IO01_CM7 { + pinmux = <0x400e8114 5 0x0 0 0x400e8358>; + pin-pue; + gpr = <0x400e40a8 0x1 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_gpt2_compare1: IOMUXC_GPIO_AD_02_GPT2_COMPARE1 { + pinmux = <0x400e8114 3 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_lpuart7_cts_b: IOMUXC_GPIO_AD_02_LPUART7_CTS_B { + pinmux = <0x400e8114 1 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_lpuart8_tx: IOMUXC_GPIO_AD_02_LPUART8_TX { + pinmux = <0x400e8114 6 0x400e8638 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_sim1_rst_b: IOMUXC_GPIO_AD_02_SIM1_RST_B { + pinmux = <0x400e8114 0 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_02_video_mux_ext_dcic1: IOMUXC_GPIO_AD_02_VIDEO_MUX_EXT_DCIC1 { + pinmux = <0x400e8114 9 0x0 0 0x400e8358>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_acmp1_in4: IOMUXC_GPIO_AD_03_ACMP1_IN4 { + pinmux = <0x400e8118 5 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_enet_1g_1588_event2_out: IOMUXC_GPIO_AD_03_ENET_1G_1588_EVENT2_OUT { + pinmux = <0x400e8118 2 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_flexio2_flexio03: IOMUXC_GPIO_AD_03_FLEXIO2_FLEXIO03 { + pinmux = <0x400e8118 8 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_flexpwm1_pwm1_b: IOMUXC_GPIO_AD_03_FLEXPWM1_PWM1_B { + pinmux = <0x400e8118 4 0x400e8510 1 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_gpio9_io02: IOMUXC_GPIO_AD_03_GPIO9_IO02 { + pinmux = <0x400e8118 10 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_gpio_mux3_io02: IOMUXC_GPIO_AD_03_GPIO_MUX3_IO02 { + pinmux = <0x400e8118 5 0x0 0 0x400e835c>; + pin-pue; + gpr = <0x400e40a8 0x2 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_gpio_mux3_io02_cm7: IOMUXC_GPIO_AD_03_GPIO_MUX3_IO02_CM7 { + pinmux = <0x400e8118 5 0x0 0 0x400e835c>; + pin-pue; + gpr = <0x400e40a8 0x2 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_gpt2_compare2: IOMUXC_GPIO_AD_03_GPT2_COMPARE2 { + pinmux = <0x400e8118 3 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_lpuart7_rts_b: IOMUXC_GPIO_AD_03_LPUART7_RTS_B { + pinmux = <0x400e8118 1 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_lpuart8_rx: IOMUXC_GPIO_AD_03_LPUART8_RX { + pinmux = <0x400e8118 6 0x400e8634 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_sim1_sven: IOMUXC_GPIO_AD_03_SIM1_SVEN { + pinmux = <0x400e8118 0 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_03_video_mux_ext_dcic2: IOMUXC_GPIO_AD_03_VIDEO_MUX_EXT_DCIC2 { + pinmux = <0x400e8118 9 0x0 0 0x400e835c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_acmp2_in1: IOMUXC_GPIO_AD_04_ACMP2_IN1 { + pinmux = <0x400e811c 5 0x0 0 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_enet_1g_1588_event3_in: IOMUXC_GPIO_AD_04_ENET_1G_1588_EVENT3_IN { + pinmux = <0x400e811c 2 0x0 0 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_flexio2_flexio04: IOMUXC_GPIO_AD_04_FLEXIO2_FLEXIO04 { + pinmux = <0x400e811c 8 0x0 0 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_flexpwm1_pwm2_a: IOMUXC_GPIO_AD_04_FLEXPWM1_PWM2_A { + pinmux = <0x400e811c 4 0x400e8508 1 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_gpio9_io03: IOMUXC_GPIO_AD_04_GPIO9_IO03 { + pinmux = <0x400e811c 10 0x0 0 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_gpio_mux3_io03: IOMUXC_GPIO_AD_04_GPIO_MUX3_IO03 { + pinmux = <0x400e811c 5 0x0 0 0x400e8360>; + pin-pue; + gpr = <0x400e40a8 0x3 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_gpio_mux3_io03_cm7: IOMUXC_GPIO_AD_04_GPIO_MUX3_IO03_CM7 { + pinmux = <0x400e811c 5 0x0 0 0x400e8360>; + pin-pue; + gpr = <0x400e40a8 0x3 0x1>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_gpt2_compare3: IOMUXC_GPIO_AD_04_GPT2_COMPARE3 { + pinmux = <0x400e811c 3 0x0 0 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_lpuart8_cts_b: IOMUXC_GPIO_AD_04_LPUART8_CTS_B { + pinmux = <0x400e811c 1 0x0 0 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_qtimer4_timer0: IOMUXC_GPIO_AD_04_QTIMER4_TIMER0 { + pinmux = <0x400e811c 9 0x400e8660 1 0x400e8360>; + pin-pue; + gpr = <0x400e403c 0x8 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_sim1_pd: IOMUXC_GPIO_AD_04_SIM1_PD { + pinmux = <0x400e811c 0 0x400e86a0 1 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_04_wdog1_wdog_b: IOMUXC_GPIO_AD_04_WDOG1_WDOG_B { + pinmux = <0x400e811c 6 0x0 0 0x400e8360>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_acmp2_in2: IOMUXC_GPIO_AD_05_ACMP2_IN2 { + pinmux = <0x400e8120 5 0x0 0 0x400e8364>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_enet_1g_1588_event3_out: IOMUXC_GPIO_AD_05_ENET_1G_1588_EVENT3_OUT { + pinmux = <0x400e8120 2 0x0 0 0x400e8364>; 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+ pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_qtimer4_timer1: IOMUXC_GPIO_AD_05_QTIMER4_TIMER1 { + pinmux = <0x400e8120 9 0x400e8664 1 0x400e8364>; + pin-pue; + gpr = <0x400e403c 0x9 0x0>; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_sim1_power_fail: IOMUXC_GPIO_AD_05_SIM1_POWER_FAIL { + pinmux = <0x400e8120 0 0x400e86a4 1 0x400e8364>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_05_wdog2_wdog_b: IOMUXC_GPIO_AD_05_WDOG2_WDOG_B { + pinmux = <0x400e8120 6 0x0 0 0x400e8364>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_06_adc1_ch0a: IOMUXC_GPIO_AD_06_ADC1_CH0A { + pinmux = <0x400e8124 5 0x0 0 0x400e8368>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_06_can1_tx: IOMUXC_GPIO_AD_06_CAN1_TX { + pinmux = <0x400e8124 1 0x0 0 0x400e8368>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_06_enet_1588_event1_in: IOMUXC_GPIO_AD_06_ENET_1588_EVENT1_IN { + pinmux = <0x400e8124 6 0x0 0 0x400e8368>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_06_flexio2_flexio06: IOMUXC_GPIO_AD_06_FLEXIO2_FLEXIO06 { + pinmux = <0x400e8124 8 0x0 0 0x400e8368>; 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+ pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_10_gpio_mux4_io19: IOMUXC_GPIO_SD_B2_10_GPIO_MUX4_IO19 { + pinmux = <0x400e81dc 5 0x0 0 0x400e8420>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_10_gpt6_compare3: IOMUXC_GPIO_SD_B2_10_GPT6_COMPARE3 { + pinmux = <0x400e81dc 4 0x0 0 0x400e8420>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_10_lpspi2_sdi: IOMUXC_GPIO_SD_B2_10_LPSPI2_SDI { + pinmux = <0x400e81dc 6 0x400e85e8 1 0x400e8420>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_10_lpuart5_rts_b: IOMUXC_GPIO_SD_B2_10_LPUART5_RTS_B { + pinmux = <0x400e81dc 3 0x0 0 0x400e8420>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_10_usdhc2_data6: IOMUXC_GPIO_SD_B2_10_USDHC2_DATA6 { + pinmux = <0x400e81dc 0 0x0 0 0x400e8420>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_11_enet_1g_ref_clk1: IOMUXC_GPIO_SD_B2_11_ENET_1G_REF_CLK1 { + pinmux = <0x400e81e0 3 0x400e84c4 1 0x400e8424>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_11_enet_1g_tx_clk_io: IOMUXC_GPIO_SD_B2_11_ENET_1G_TX_CLK_IO { + pinmux = <0x400e81e0 2 0x400e84e8 1 0x400e8424>; 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+ pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_gpio_snvs_09_dig_snvs_lp_tamper09: IOMUXC_SNVS_GPIO_SNVS_09_DIG_SNVS_LP_TAMPER09 { + pinmux = <0x40c94030 0 0x0 0 0x40c94070>; + pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_onoff_dig_src_reset_b: IOMUXC_SNVS_ONOFF_DIG_SRC_RESET_B { + pinmux = <0x0 0 0x0 0 0x40c9403c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_dig_gpio13_io01: IOMUXC_SNVS_PMIC_ON_REQ_DIG_GPIO13_IO01 { + pinmux = <0x40c94004 5 0x0 0 0x40c94044>; + pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_dig_snvs_lp_pmic_on_req: IOMUXC_SNVS_PMIC_ON_REQ_DIG_SNVS_LP_PMIC_ON_REQ { + pinmux = <0x40c94004 0 0x0 0 0x40c94044>; + pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_dig_gpio13_io02: IOMUXC_SNVS_PMIC_STBY_REQ_DIG_GPIO13_IO02 { + pinmux = <0x40c94008 5 0x0 0 0x40c94048>; + pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_dig_pgmc_pmic_vstby_req: IOMUXC_SNVS_PMIC_STBY_REQ_DIG_PGMC_PMIC_VSTBY_REQ { + pinmux = <0x40c94008 0 0x0 0 0x40c94048>; + pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_por_b_dig_src_por_b: IOMUXC_SNVS_POR_B_DIG_SRC_POR_B { + pinmux = <0x0 0 0x0 0 0x40c94038>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_snvs_test_mode_dig_test_mode: IOMUXC_SNVS_TEST_MODE_DIG_TEST_MODE { + pinmux = <0x0 0 0x0 0 0x40c94034>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_dig_gpio13_io00: IOMUXC_SNVS_WAKEUP_DIG_GPIO13_IO00 { + pinmux = <0x40c94000 5 0x0 0 0x40c94040>; + pin-snvs; + }; +}; + diff --git a/dts/nxp/nxp_imx/rt/mimxrt1172dvmaa-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1172dvmaa-pinctrl.dtsi new file mode 100644 index 000000000..761ffec50 --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1172dvmaa-pinctrl.dtsi @@ -0,0 +1,6212 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1172DVMAA + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_00_acmp1_in1: IOMUXC_GPIO_AD_00_ACMP1_IN1 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_can2_tx: IOMUXC_GPIO_AD_00_CAN2_TX { + pinmux = <0x400e810c 1 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_enet_1g_1588_event1_in: IOMUXC_GPIO_AD_00_ENET_1G_1588_EVENT1_IN { + pinmux = <0x400e810c 2 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexio2_flexio00: IOMUXC_GPIO_AD_00_FLEXIO2_FLEXIO00 { + pinmux = <0x400e810c 8 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexpwm1_pwm0_a: IOMUXC_GPIO_AD_00_FLEXPWM1_PWM0_A { + pinmux = <0x400e810c 4 0x400e8500 1 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexspi2_b_ss1_b: IOMUXC_GPIO_AD_00_FLEXSPI2_B_SS1_B { + pinmux = <0x400e810c 9 0x0 0 0x400e8350>; + pin-pue; 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+ pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_10_gpio_mux4_io19: IOMUXC_GPIO_SD_B2_10_GPIO_MUX4_IO19 { + pinmux = <0x400e81dc 5 0x0 0 0x400e8420>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_10_gpt6_compare3: IOMUXC_GPIO_SD_B2_10_GPT6_COMPARE3 { + pinmux = <0x400e81dc 4 0x0 0 0x400e8420>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_10_lpspi2_sdi: IOMUXC_GPIO_SD_B2_10_LPSPI2_SDI { + pinmux = <0x400e81dc 6 0x400e85e8 1 0x400e8420>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_10_lpuart5_rts_b: IOMUXC_GPIO_SD_B2_10_LPUART5_RTS_B { + pinmux = <0x400e81dc 3 0x0 0 0x400e8420>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_10_usdhc2_data6: IOMUXC_GPIO_SD_B2_10_USDHC2_DATA6 { + pinmux = <0x400e81dc 0 0x0 0 0x400e8420>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_11_enet_1g_ref_clk1: IOMUXC_GPIO_SD_B2_11_ENET_1G_REF_CLK1 { + pinmux = <0x400e81e0 3 0x400e84c4 1 0x400e8424>; + pin-pdrv; + }; + /omit-if-no-ref/ iomuxc_gpio_sd_b2_11_enet_1g_tx_clk_io: IOMUXC_GPIO_SD_B2_11_ENET_1G_TX_CLK_IO { + pinmux = <0x400e81e0 2 0x400e84e8 1 0x400e8424>; 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+ pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_gpio_snvs_09_dig_snvs_lp_tamper09: IOMUXC_SNVS_GPIO_SNVS_09_DIG_SNVS_LP_TAMPER09 { + pinmux = <0x40c94030 0 0x0 0 0x40c94070>; + pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_onoff_dig_src_reset_b: IOMUXC_SNVS_ONOFF_DIG_SRC_RESET_B { + pinmux = <0x0 0 0x0 0 0x40c9403c>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_dig_gpio13_io01: IOMUXC_SNVS_PMIC_ON_REQ_DIG_GPIO13_IO01 { + pinmux = <0x40c94004 5 0x0 0 0x40c94044>; + pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_on_req_dig_snvs_lp_pmic_on_req: IOMUXC_SNVS_PMIC_ON_REQ_DIG_SNVS_LP_PMIC_ON_REQ { + pinmux = <0x40c94004 0 0x0 0 0x40c94044>; + pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_dig_gpio13_io02: IOMUXC_SNVS_PMIC_STBY_REQ_DIG_GPIO13_IO02 { + pinmux = <0x40c94008 5 0x0 0 0x40c94048>; + pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_pmic_stby_req_dig_pgmc_pmic_vstby_req: IOMUXC_SNVS_PMIC_STBY_REQ_DIG_PGMC_PMIC_VSTBY_REQ { + pinmux = <0x40c94008 0 0x0 0 0x40c94048>; + pin-snvs; + }; + /omit-if-no-ref/ iomuxc_snvs_por_b_dig_src_por_b: IOMUXC_SNVS_POR_B_DIG_SRC_POR_B { + pinmux = <0x0 0 0x0 0 0x40c94038>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_snvs_test_mode_dig_test_mode: IOMUXC_SNVS_TEST_MODE_DIG_TEST_MODE { + pinmux = <0x0 0 0x0 0 0x40c94034>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_snvs_wakeup_dig_gpio13_io00: IOMUXC_SNVS_WAKEUP_DIG_GPIO13_IO00 { + pinmux = <0x40c94000 5 0x0 0 0x40c94040>; + pin-snvs; + }; +}; + diff --git a/dts/nxp/nxp_imx/rt/mimxrt1173cvm8a-pinctrl.dtsi b/dts/nxp/nxp_imx/rt/mimxrt1173cvm8a-pinctrl.dtsi new file mode 100644 index 000000000..a15c2b93a --- /dev/null +++ b/dts/nxp/nxp_imx/rt/mimxrt1173cvm8a-pinctrl.dtsi @@ -0,0 +1,6212 @@ +/* + * Copyright 2024, NXP + * SPDX-License-Identifier: Apache-2.0 + * + * Note: File generated by gen_soc_headers.py + * from configuration data for MIMXRT1173CVM8A + */ + +/* + * SOC level pinctrl defintions + * These definitions define SOC level defaults for each pin, + * and select the pinmux for the pin. Pinmux entries are a tuple of: + * + * the mux_register and input_daisy reside in the IOMUXC peripheral, and + * the pinctrl driver will write the mux_mode and input_daisy values into + * each register, respectively. The config_register is used to configure + * the pin based on the devicetree properties set + */ + +&iomuxc { + /omit-if-no-ref/ iomuxc_gpio_ad_00_acmp1_in1: IOMUXC_GPIO_AD_00_ACMP1_IN1 { + pinmux = <0x400e810c 5 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_can2_tx: IOMUXC_GPIO_AD_00_CAN2_TX { + pinmux = <0x400e810c 1 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_enet_1g_1588_event1_in: IOMUXC_GPIO_AD_00_ENET_1G_1588_EVENT1_IN { + pinmux = <0x400e810c 2 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexio2_flexio00: IOMUXC_GPIO_AD_00_FLEXIO2_FLEXIO00 { + pinmux = <0x400e810c 8 0x0 0 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexpwm1_pwm0_a: IOMUXC_GPIO_AD_00_FLEXPWM1_PWM0_A { + pinmux = <0x400e810c 4 0x400e8500 1 0x400e8350>; + pin-pue; + }; + /omit-if-no-ref/ iomuxc_gpio_ad_00_flexspi2_b_ss1_b: IOMUXC_GPIO_AD_00_FLEXSPI2_B_SS1_B { + pinmux = <0x400e810c 9 0x0 0 0x400e8350>; + pin-pue; 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