genpro.v

module  genpro (a,b,re);
input [7:0]a,b;
output [64:0]re;
assign re[0]=a[0]&b[0];
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assign re[5]=a[0]&b[5];
assign re[6]=a[0]&b[6];
assign re[7]=a[0]&b[7];

assign re[8]=a[1]&b[0];
assign re[9]=a[1]&b[1];
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assign re[11]=a[1]&b[3];
assign re[12]=a[1]&b[4];
assign re[13]=a[1]&b[5];
assign re[14]=a[1]&b[6];
assign re[15]=a[1]&b[7];

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assign re[22]=a[2]&b[6];
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assign re[30]=a[3]&b[6];
assign re[31]=a[3]&b[7];


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assign re[63]=a[7]&b[7];
endmodule