Advanced Power Management in Embedded Memory Subsystems 嵌入式内存子系统中的高级电源管理 新思科技Lisa Minwell
** 摘要：
成功的低功耗IC设计通过全面的设计，实施和验证工具链来理解电源意图，从而实现了多种电源管理方案。这些设计包括很大一部分嵌入式存储器，这些存储器可能会主导芯片的功率分配。对于当今的SoC设计人员来说，最大程度地降低功耗，最大化性能和密度是他们的主要重点，而当今消费类产品中丰富的A / V内容驱动着不断增加的嵌入式内存数量，这些设计人员面临着挑战。
本文将致力于通过功耗，性能和密度优化的IP来最大限度地降低低功耗设计的复杂性。它将涵盖电源问题以及在包含嵌入式存储器的SoC设计中使用多个电源域进行设计的复杂性。本文将包括各种电源管理功能的权衡和好处，以及通过提供最佳测试资源分配来实现卓越可测试性的设计实现。
** 平衡市场需求与技术挑战
通过多个市场的融合，当今市场对具有丰富音频/视频（A / V）内容的高能效SoC提出了更高的要求。这方面的一些示例包括增加游戏内容和多媒体功能，从而在延长电池寿命的情况下驱动移动和手持式硬件性能。视频内容的增加也推动了移动互联网流量的快速增长，从而导致了对太字节存储驱动器的需求。同时，绿色数据中心和低功耗存储具有环境驱动力。
随着图形处理器单元（GPU）的处理能力提高，对节能的需求也随之增加。高性能GPU比当前的CPU消耗更多的能量（图1）。但是，这些新一代处理器的目标是保持晶粒尺寸不变，同时增加晶体管数量以提高性能。在功率密度保持恒定的同时，嵌入式存储器和逻辑的内容和种类也增加了。
AMD的Radeon图形处理器HD-4670具有320个着色器处理器，而HD-5570的着色器处理器数量增加到400个。 55nm至40nm制程技术。
这项技术惊人地跟上了摩尔定律，但是，并非没有挑战。系统变化和随机变化都增加了驱动严格的可制造性设计（DFM）规则和受限制的设计规则的能力。随着硅工艺在最先进的技术节点上的迁移，SRAM位单元的面积缩放比例不足50％，并且难以实现性能缩放，低电压操作和增加的泄漏。与标准逻辑门相比，SRAM位单元对降低VDD更加敏感，因为它是一个比例电路，取决于其晶体管的相对强度。随着先进工艺技术中晶体管阈值电压变化的增加，SRAM阵列开始遭受更多的故障。
图3 – SRAM位单元静态噪声裕量
图3说明了电压对静态噪声容限（SNM）的影响。 40mV的sigma提供足够的余量来补偿1.0V时的晶体管阈值电压变化。但是，由于电压降至0.7V，因此没有工作窗口。
嵌入式存储器IP架构师必须应对这些技术挑战，同时提供更高的性能，密度和电源管理功能。
嵌入式内存IP提供程序可以采用几种方法来缓解在静态噪声裕度非常低的低压操作下发生的读取和写入故障。这些方法可能包括诸如读辅助，写辅助和使用双电压轨的技术。
读辅助降低了位线偏置的影响，从而通过对字线施加脉冲，放大所有位线上的信号并降低位线预充电电平来扩展位单元静态噪声容限。位线也将被设计得更短。
写辅助提供了动态控制位单元电压的能力，以补偿位单元的传输门和上拉晶体管之间的潜在失配。位单元VDD降低，而VSS升高，以降低上拉强度并增加传输门的驱动强度。
双电压轨架构可将SRAM阵列与逻辑电源分开。这使位单元能够在安全电压范围内具有稳定的电源电压，以实现标称静态噪声容限。可以大幅降低外围逻辑电压以节省动态功耗。电压电平转换器被引入存储器内部，以管理阵列与外围逻辑之间的电压差
** 采用双电压轨实现的动态节能示例
在此示例中，对Radeon图形处理器的历史内存内容进行了数代技术研究。 Synopsys DesignWare存储器经过编译以包含总存储器内容。该示例包括高速单端口和双端口SRAM，超高密度2端口寄存器文件以及高密度2端口寄存器文件。
图4- Radeon图形处理器示例
如图4所示，随着采用先进技术进行处理的产品世代，处理器核心频率一直在增加。总晶体管数量已从80纳米的7亿个显着增加到28纳米的40亿个。总内存内容也从82Mb显着增加到534Mb。当使用一组代表性的已编译嵌入式存储器实例来计算此嵌入式存储器的动态功率贡献时，随着存储器内容的增加，内存的动态功率贡献从5.21瓦增加到20.36瓦。
在图形处理器运行期间，在不需要处理的模式下，频率要求可能会大大降低。这允许使用动态电压频率缩放（DVFS）。动态频率是计算机体系结构中的一种技术，通过这种技术可以“实时”自动调整微处理器的频率，以节省功率或减少芯片产生的热量。更少的热量输出通过减少能量来降低风扇的冷却成本。
动态功率等于每个时钟周期的开关电容乘以工作电压和开关频率的平方。
P = C * V2 * F
DVFS中的频率缩放减少了处理器可以发出的操作数。因此，它在芯片不受CPU限制时使用。电压分量是节省功率的重要因素。
当实现双电压轨时，SoC设计人员能够显着减少外围设备的电源（VDD标称– 20％或更多），同时为存储位单元保持安全供电（通常等于或大于VDD标称-10）。 ％）。
该示例包括以下启用了双电压轨的28nm编译嵌入式存储器：
250 Mb超高密度2端口寄存器文件 212 Mb高密度1端口和2端口寄存器文件 64 Mb高速单端口SRAM 8 Mb高速双端口SRAM 当外围设备的电压降至VDDnominal – 20％且SRAM阵列电压降至VDDnominal – 10％时，动态功耗节省将非常可观。嵌入式内存对图形处理器总功耗的贡献从20瓦降低到2.4瓦。另一个因素是频率从667MHz降低到220MHz（图5）。